基于FPGA嵌入式系統(tǒng)的雷達(dá)信號模擬器

在現(xiàn)代雷達(dá)系統(tǒng)的研制和調(diào)試過程中，對雷達(dá)性能和指標(biāo)的測試是一個重要環(huán)節(jié)，在這個環(huán)節(jié)中，利用模擬目標(biāo)信號的方式與外場實(shí)測相比具有花費(fèi)少、可重復(fù)和靈活性高的優(yōu)勢。實(shí)際的雷達(dá)在接受目標(biāo)回波時，回波中的雜波和噪聲是很大的，甚至有些時候可以淹沒目標(biāo)回波信號。但是，在人為地對雷達(dá)進(jìn)行測試時，有時只對雷達(dá)的某個和某些參數(shù)感興趣，希望在回波中表征感興趣的參數(shù)強(qiáng)一些，這時就應(yīng)該在回波中去掉雜波和噪聲的影響，而這在實(shí)際的外場試飛過程中是不可能實(shí)現(xiàn)的，這也是雷達(dá)信號模擬器對場外試飛的一大優(yōu)勢。
　　FPGA作為高性能數(shù)字信號處理系統(tǒng)中的關(guān)鍵部件，在雷達(dá)信號模擬和雷達(dá)信號采集等方面有著巨大的開發(fā)潛能，采用這些技術(shù)對雷達(dá)系統(tǒng)和環(huán)境進(jìn)行模擬，可重復(fù)性高，可以多次模擬同一情況下雷達(dá)的性能，便于分析。目前對雷達(dá)信號模擬器的研究比較多，通用的方式是軟硬件相結(jié)合，使系統(tǒng)既有很大靈活性又可以滿足信號實(shí)時輸出的要求。以往的設(shè)計中FPGA一般用來控制整個系統(tǒng)的時序，本設(shè)計采用集成微處理器的FPGA，同時完成信號模擬和時序控制的功能，改變了以往信號處理DSP+FPGA中FPGA作為協(xié)處理器的模式[1-3]。整個設(shè)計僅需要具有嵌入內(nèi)核的FPGA和簡單的外圍電路，使系統(tǒng)的集成度更高，由于FPGA在信號處理中并行處理的優(yōu)勢，系統(tǒng)實(shí)時性強(qiáng)。系統(tǒng)采用工業(yè)標(biāo)準(zhǔn)的總線結(jié)構(gòu)以及模塊化設(shè)計，具有良好的通用性、兼容性以及可擴(kuò)充性。
1 系統(tǒng)組成
1.1 雷達(dá)信號的模擬
　　雷達(dá)信號模擬模塊(如圖1)主要完成對雷達(dá)中頻和視頻模擬。其中中頻信號模擬可以模擬產(chǎn)生雷達(dá)中頻線性調(diào)頻脈沖信號，視頻信號模擬可以模擬一路非相參視頻信號或兩路相參視頻信號。雷達(dá)信號模擬模塊內(nèi)部包括：天線控制、觸發(fā)控制、波門控制以及信號產(chǎn)生等子模塊。天線控制模塊根據(jù)天線參數(shù)產(chǎn)生天線掃描信號；觸發(fā)控制模塊根據(jù)觸發(fā)信號參數(shù)產(chǎn)生周期性的觸發(fā)脈沖信號；波門控制模塊根據(jù)天線掃描信號、觸發(fā)脈沖信號以及目標(biāo)方位、仰角和距離參數(shù)在指定方位、仰角和距離上選通波門輸出目標(biāo)信號，信號產(chǎn)生模塊根據(jù)參數(shù)設(shè)置產(chǎn)生對應(yīng)幅度。
1.2 雜波的模擬
　　雜波是雷達(dá)回波的重要組成部分，只有對雜波有效的建模，并將其疊加在目標(biāo)信號上，才能使模擬出的雷達(dá)回波更接近真實(shí)情況。通常該模型用統(tǒng)計隨機(jī)過程來描述。雜波的模擬有2種途徑：(1)利用Matlab在電腦上產(chǎn)生。首先根據(jù)雷達(dá)環(huán)境和被測雷達(dá)參數(shù)，選擇合適的雜波模型以及統(tǒng)計特征參數(shù)，建立雜波數(shù)據(jù)庫；然后在計算機(jī)中利用零記憶非線性變換法產(chǎn)生雜波隨機(jī)序列[4]。目前最常用的雜波幅度分布模型有韋布爾模型、對數(shù)正態(tài)模型和K分布模型，設(shè)計中產(chǎn)生表示雷達(dá)雜波幅度的N個數(shù)據(jù)樣本Z1，Z2，…ZN，這些樣本具有上述某種給定的概率分布和任意給定的功率譜，將這些隨機(jī)樣本序列在磁盤上保存下來。PC機(jī)上實(shí)現(xiàn)隨機(jī)序列，具有幅度分布和頻譜特性可選擇的優(yōu)點(diǎn)。(2)利用線性反饋移位寄存器（LFSR）產(chǎn)生隨機(jī)的數(shù)字噪聲。LFSR可以被視為一個線性移位寄存器組，并且每個寄存器的輸入都是它前一個寄存器輸出的一個線性函數(shù)。在FPGA中設(shè)計一個16 bit隨機(jī)數(shù)字噪聲模擬模塊，此序列發(fā)生器的初始值為0XFFFF，數(shù)字噪聲信號的周期為216-1=65 535。基于硬件實(shí)現(xiàn)的隨機(jī)序列，具有循環(huán)周期長、隨機(jī)性好、資源消耗少的優(yōu)點(diǎn)。
　　在實(shí)時模擬時，基于雷達(dá)天線波束與雜波區(qū)域幾何關(guān)系，用戶可以根據(jù)情況選擇使用哪種方法產(chǎn)生隨機(jī)序列，通過硬件和軟件系統(tǒng)直接模擬雷達(dá)的雜波回波信號。
1.3 干擾信號的模擬
　　雷達(dá)干擾信號的模擬能夠模擬真實(shí)戰(zhàn)場環(huán)境下的一些干擾信號，包括噪聲干擾以及欺騙性干擾，從而可實(shí)現(xiàn)對雷達(dá)抗干擾性能的檢測。噪聲干擾包括多普勒噪聲干擾、瞄準(zhǔn)式噪聲干擾、調(diào)頻噪聲干擾；欺騙干擾包括距離欺騙、速度欺騙、假目標(biāo)等。
　　噪聲干擾信號的形式比較復(fù)雜，主要是通過上位機(jī)產(chǎn)生對應(yīng)的數(shù)據(jù)，以文本的形式存儲下來。在配置FPGA時，將文本文件作為ROM的初始化文件，在編程過程中以查表的形式生成噪聲干擾信號。
　　對脈沖雷達(dá)距離信息的欺騙主要是通過對收到的雷達(dá)照射信號進(jìn)行延時調(diào)制和放大轉(zhuǎn)發(fā)來實(shí)現(xiàn)。由于單純的距離質(zhì)心干擾造成的距離誤差較小（小于雷達(dá)的距離分辨單元），所以對脈沖雷達(dá)距離信息的欺騙主要采用距離假目標(biāo)干擾和距離波門拖引干擾。距離假目標(biāo)干擾的模擬在FPGA中體現(xiàn)出來的就是2組重復(fù)頻率不同的脈沖串，2組脈沖串之間的時間差就對應(yīng)著延時調(diào)制，可以通過計數(shù)器控制2個脈沖之間的延遲調(diào)制。波門拖引干擾時，通過FPGA控制脈沖寬度和對應(yīng)的功率水平，最終將目標(biāo)回波脈沖分為2個脈沖，且假目標(biāo)的功率水平比真實(shí)目標(biāo)的功率水平要高。
1.4 實(shí)測數(shù)據(jù)的信號重構(gòu)
　　國內(nèi)在雷達(dá)數(shù)據(jù)采集方面的研究日趨成熟，基于PCI、USB接口的數(shù)據(jù)采集系統(tǒng)都能滿足雷達(dá)中視頻采樣的要求，而且可以根據(jù)需要將采集的數(shù)據(jù)存盤或軟件實(shí)時回放處理[5-7]。本系統(tǒng)解決的問題是將系統(tǒng)采集到的數(shù)據(jù)或磁盤陣列上存儲的其他系統(tǒng)采集到的雷達(dá)實(shí)測數(shù)據(jù)通過模擬系統(tǒng)重構(gòu)出雷達(dá)回波信號，做到真實(shí)環(huán)境的可重復(fù)再現(xiàn)，為雷達(dá)接收系統(tǒng)性能的檢測提供了有利條件。信號重構(gòu)過程需要知道雷達(dá)回波采樣時的采樣率，保證模擬系統(tǒng)DA信號輸出的速率與數(shù)據(jù)采集時的采樣速率一致，避免采集和恢復(fù)速率的不匹配造成雷達(dá)信號的非線性失真。同時實(shí)測數(shù)據(jù)幀的組成形式必須是已知的，這樣才能提取雷達(dá)信號的同步、方位、仰角等信息，將對應(yīng)的幅度信息與方位、仰角同步。
2 具體實(shí)現(xiàn)
2.1 硬件設(shè)計
　　FPGA采用的是Xilinx公司的100萬門FPGA芯片XC3S1000，其配置芯片為Xilinx公司的4 MB容量PROM芯片XCF04S，以主動串行方式對FPGA進(jìn)行上電配置。AD、DA分別為ADI公司12位105 MS/s高速模/數(shù)轉(zhuǎn)換芯片AD9432與14位105 MS/s高速數(shù)/模轉(zhuǎn)換芯片AD9764。SRAM采用Cypress公司的256k×16 bit SRA。

　　M芯片CY7C1041用于對數(shù)據(jù)進(jìn)行大容量緩存，以滿足USB的傳輸需要。USB控制器選用Cypress公司的EZ-USB FX2系列USB2.0芯片CY7C68013，封裝為PQFP128。它支持USB2.0高速傳送，最高速率可達(dá)480 Mb/s。系統(tǒng)框圖如圖2所示。

2.2 FPGA程序設(shè)計
　　FPGA程序主要包括雷達(dá)信號模擬模塊、雷達(dá)信號采集與傳輸控制模塊和SDK中Microblaze的控制與參數(shù)傳遞模塊。雷達(dá)信號模擬模塊主要完成對雷達(dá)中頻/視頻和雜波信號的模擬，為雷達(dá)的接收系統(tǒng)和信號采集模塊提供自檢測試信號。雷達(dá)信號采集與傳輸控制模塊主要完成對雷達(dá)中頻/視頻信號的采集與傳輸控制，該模塊為系統(tǒng)真實(shí)回波的模擬提供了實(shí)測數(shù)據(jù)。參數(shù)的傳遞主要由兩部分組成：上位機(jī)的信號參數(shù)輸入或信號模擬系統(tǒng)自帶的鍵盤掃描輸入與Microblaze核之間的參數(shù)傳遞；Microblaze將對應(yīng)的輸入?yún)?shù)通過中斷調(diào)用的形式傳遞給信號或雜波產(chǎn)生模塊。在ISE 9.1環(huán)境下通過VHDL硬件語言產(chǎn)生脈沖、LFM等信號，利用EDK 9.1的附件將在ISE 9.1中產(chǎn)生的信號模塊轉(zhuǎn)化為對應(yīng)的IP核[8]。在EDK開發(fā)中，可以將在ISE中產(chǎn)生的信號模擬的IP核直接添加到工程中，IP核和Microblaze處理器之間通過OPB總線實(shí)現(xiàn)信號參數(shù)和中斷信號的傳遞，使整個開發(fā)過程模塊化。基于FPGA的嵌入式系統(tǒng)設(shè)計的EDK開發(fā)中有硬件模塊設(shè)計和軟件控制2個部分，使整個系統(tǒng)兼容了FPGA并行處理的高速率和軟件編程的簡潔。
2.3 驅(qū)動程序設(shè)計與使用
　　FX2的設(shè)備驅(qū)動程序有2種：一種用來在設(shè)備接入時從主機(jī)下載固件到RAM中，稱為固件下載驅(qū)動程序(wdgtldr.sys)；另一種是在設(shè)備重新列舉后加載的通用設(shè)備驅(qū)動程序(ezusb.sys)，應(yīng)用軟件通過該設(shè)備驅(qū)動程序與FX2通信[9]。
　　固件下載驅(qū)動程序(wdgtldr.sys)是利用Cypress公司提供的固件下載驅(qū)動程序源代碼和用戶編譯成功的固件代碼，在Win2000 DDK中創(chuàng)建的。在將固件代碼下載到RAM中后，系統(tǒng)清除內(nèi)存中的固件下載驅(qū)動程序，并進(jìn)行重新列舉，讓8051固件控制FX2。此時，系統(tǒng)獲得由8051固件提供的新的ID號，認(rèn)為有新的USB設(shè)備接入，并據(jù)此加載相應(yīng)的通用設(shè)備驅(qū)動程序。通用設(shè)備驅(qū)動程序一般不需要重新編寫，可以直接使用Cypress公司已經(jīng)編好的驅(qū)動程序ezusb.sys。

3 系統(tǒng)調(diào)試結(jié)果
　　利用信號模擬產(chǎn)生一些典型的雷達(dá)視頻信號，驗證了系統(tǒng)在工程上的可行性。圖3為頻率控制字為1 500時的線性調(diào)頻脈沖信號，脈寬為10 μs；圖4為非相參視頻脈沖串，脈沖寬度為10 μs，重復(fù)周期為700 μs；圖5為相參視頻脈沖串，脈沖寬度為10 μs，重復(fù)周期為700 μs，多普勒調(diào)制頻率為200 Hz。

????? 基于FPGA嵌入式系統(tǒng)的雷達(dá)目標(biāo)模擬器的設(shè)計利用了嵌入微處理器FPGA在控制方面的靈活性，在修改參數(shù)重新對FPGA進(jìn)行配置時，只需完成對應(yīng)的軟件編譯，節(jié)省了芯片再配置的時間；完成了相參、非相參、線性調(diào)頻脈沖串等雷達(dá)中頻、視頻信號的模擬和韋布爾、對數(shù)正態(tài)、K分布3種典型分布模型的雜波模擬；利用實(shí)測雷達(dá)回波數(shù)據(jù)實(shí)現(xiàn)了實(shí)際雷達(dá)回波的重構(gòu)，該系統(tǒng)產(chǎn)生的信號能夠基本滿足雷達(dá)接收系統(tǒng)性能的測試。