今天咱們聊聊xilinx7系列FPGA配置的相關內容。總所周知FPGA上電后，其工作的邏輯代碼需要從外部寫入FPGA，FPGA掉電后其邏輯代碼就丟失，因此FPGA可以被無限次的配置不同的邏輯代碼，但FPGA需要配備外部的非易失存儲器來存儲其邏輯代碼或者通過單片機、DSP或者其它控制器來實現FPGA上電后的邏輯代碼載入。

xilinx7系列FPGA設計有專門的邏輯代碼配置管腳，通過不同的管腳接法，其邏輯代碼配置模式可以分為以下7種：

1，主串配置模式

2，從串配置模式

3，主并配置模式

4，從并配置模式

5，JTAG配置模式

6，主SPI配置模式

7，主BPI配置模式

所謂的主，即配置時鐘CCLK由FPGA提供；所謂從，即配置時鐘CCLK由外部控制器提供。下面這張表代表了這7種配置模式，其模式的切換由FPGA的3個配置管腳M0、M1、M2控制：

下面咱們分別說說xilinx7系列FPGA的這7種配置模式：

1，主串配置模式

在該模式下，FPGA向外部的非易失性串行數據存儲器或者控制器發出CCLK時鐘信號，配置數據會以串行方式載入FPGA，在前幾代的FPGA中，存儲器通常選擇xilinx 官方的XCF串行系列存儲器，并給出了相應的設計原理圖，但在7系列FPGA中，這種方式貌似被放棄了，其官方的配置文檔里并無主串配置模式的相關詳細描述。

2，從串配置模式

如下圖1所示，在該模式下，由外部的處理器提供CCLK時鐘和串行數據，用戶實現起來相對復雜，不夠大眾化，這里就不做介紹了。

圖1

3，主并配置模式

同樣的，該模式在其官方文檔并無詳細設計描述，無從參考。

4，從并配置模式

如下圖2所示，在該模式下，外部處理器提供配置時鐘和并行的配置數據，該模式相對于串行方式來說，配置的速度快，但設計稍微復雜。下圖3為官方給出的詳細配置原理圖，該模式同樣使用較少。

圖2

圖3

5，JTAG配置模式

如下圖4所示，該模式屬于工程調試模式，咱們在設計FPGA時必帶這種模式。該模式只能在線配置和調試FPGA，無法存儲邏輯代碼。最簡單的操作方式是使用xilinx官方提供的專用JTAG調試下載器，但同時也允許用戶通過外部處理器自行設計JTAG的數據協議來配置FPGA邏輯代碼。再次強調，該模式只是一個調試模式。

圖4

6，主SPI配置模式

這種模式應該算是咱們使用最廣泛的配置模式了，通過外掛一個SPI存儲器即可。通常該模式和JTAG配置模式一起設計。JTAG模式在線調試好邏輯代碼后，將該邏輯代碼存儲在SPI存儲器中，以后FPGA上電后就會自動載入存儲器中的邏輯代碼。下圖5為官方給出的詳細配置原理圖。

圖5

7，主BPI配置模式

該模式的時鐘CCLK同樣由FPGA提供，并行的數據比SPI模式的串行數據配置速度要快，但設計稍微復雜一點。圖6為官方給出的詳細配置原理圖。

圖6

咱們在設計FPGA時，基本上都是采用JTAG配置模式+主SPI配置模式（圖5）或者JTAG配置模式+主BPI配置模式（圖6）。前者用于一般的應用，后者用于對FPGA上電后邏輯代碼載入速度有較高要求的應用。