全球電子設計創新領先企業Cadence設計系統公司日前宣布Renesas微系統有限公司已采用Cadence Encounter RTL Compiler用于綜合實現，尤其是將復雜ASIC設計的芯片利用率提高了15%，面積減少了8.4%，加速了實現周期并降低了成本。

　　Renesas微系統公司SoC開發事業部首席專家Kazuyuki Irie 說：“Renesas一直以來都在與Cadence密切合作，共同開發最佳的網表分析流程，以夠在早期就發現設計中潛在的結構性問題和缺陷。Encounter RTL Compiler解決了長久以來我們一直在糾結的問題。 在我們以前的流程中，每次我們分析和解決擁塞熱點和可布通率問題時，我們都會需要額外的布局布線周期。Cadence的實現技術為我們提供了更快速、更高效的芯片生產方式。”

　　在目前的ASIC設計開發中，對具有超大范圍、高速、復雜設計的需求越來越高，Renesas一直關注于ASIC設計的高密度布局、高速和縮短實現周期。過去，在完成布局和布線階段之后，對公司的工程師來說再去解決那些嚴重的布通率變得非常困難，從而導致更長的實現周期；如果工程師發現了布線的擁塞熱點，他們將被迫重新運行布局和布線工具，以幫助實現最大利用率、調整布局擁塞、空間規劃和電路優化。

　　Encounter RTL Compiler具有在流程早期實現一個網表的結構性分析環境的獨特能力。 這使Renesas工程師能夠在執行布局和布線之前在其設計中發現有結構性問題。 通過采用該方法，他們減少了實現周期并簡化了熱點擁塞，使其能夠進一步提高利用率并減小芯片尺寸。

　　在Renesas已經生產了多個ASIC芯片中（最小可達28納米），與公司以前采用的方法相比，其總體利用率提高了近15%。 通過利用Encounter RTL Compiler，Renesas成功在一個較短的周期內完成了多個復雜的ASIC設計，同時減少了芯片尺寸。

　　Cadence芯片實現事業部研發高級副總裁 Chi-Ping Hsu 博士說：“與許多其他技術公司一樣，Renesas 微系統希望獲得上市時間和成本上的優勢。 作為Cadence RTL至簽核流程中的關鍵技術，RTL Compiler提供了獨特功能，可以加快產品的上市時間，同時滿足目前嚴格的芯片尺寸要求。”