數據轉換器的發展史與JESD204B接口設計

模擬數字轉換器(ADC)與數字模擬轉換器(DAC)自數字時代之初就存在，自70年代末期、80年代初期，德州儀器(TI)率先推出單芯片數字信號處理器(DSP)，提供工程師設計系統所需工具，輕易超越模擬組件的效能。

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早期數據轉換器速率相對緩慢，并使用并聯接口連接DSP或處理器，隨著制程技術進步，數據轉換器的速度及動態范圍(位數)也一并改善，因此需要更快、更寬的總線。

今日現代數據轉換器中，十億取樣(Gigasample)的每秒轉換率都遠高于12位，換算成總線傳輸速率，則超過每秒15億字節，故工程師使用印刷電路板連接DSP、處理器或現場可編程門陣列(FPGA)時，都會面臨挑戰。系統內若有多個ADC或DAC，且模擬輸入或輸出必須相位一致，則情況會更加復雜，并聯總線必須與電子長度及確定性延遲相符，對配置更是場夢魘。

早在超高速數據轉換器問世之前，業界便已意識到這項問題存在，因此推出串行化低電壓差分訊號(LVDS)接口以降低互連數，這項接口排列并聯總線后，提供LVDS位頻率找回數據，但因為頻率與數據路徑的關系，路由仍是項問題。

延續串行化概念　標準規范持續修正

不過在此方案下，單一封裝與單一頻率內可包括多個數據轉換器，至今仍有些應用藉由這種方式減少針腳數，例如德儀的ADC3445在單一48針腳、8平方厘米的封裝內，包含四個125-Msample/s、14位ADC。

到了21世紀初，數據轉換器速率的提升明顯造成路由問題，美國電子工程設計發展聯合協會(JEDEC)因此在2006年推出JESD204標準，延續串行化接口概念，使用3.125Gb/s聯機速率，并實行編碼及框架處理，免除額外數據頻率需求。原始標準僅提供單一通道，且欠缺校準方法，為了確保多部數據轉換器的相位一致，需要共同的框架頻率。

2008年4月，JEDEC推出A修正版，為高吞吐量增加通道，但仍需共同框架頻率才能同步；2011年7月推出B修正版，提高線路速率至12.5Gb/s，并支持確定性延遲(對相位一致非常重要)，以及數據轉換器同步的內部方式。

定義實體接口　提供更大信道

JESD204B接口包含一項或多項高速、單向、電流模式邏輯(CML)差分對，載運數據轉換器的數據稱為「信道」。信道數量與串行化LVDS接口不同，無須與轉換器數量相當，但與PCI Express同樣為接口提供更大信道，這是一般改用JESD204B時常出現的誤解。

其他三種針腳也很重要：裝置頻率(DEVCLK)在早期修正版本稱為「框架頻率」、系統參考訊號(SYSREF)、主動低同步針腳(/SYNC)，依據裝置模式不同，這些額外針腳可記錄各項時間，如模擬轉換，以及數據在數據轉換器與處理組件之間的移動(圖1)。

圖1 多項JESD204B接口連接范例

數據轉換器運用DEVCLK取得多項內部頻率訊號，例如「內部框架頻率」傳輸數據、「取樣頻率」記錄轉換時間、「地方多重框架頻率」(LMFC)建立確定性延遲。SYSREF為相位參考訊號，在子類別內汲取LMFC(在子類別零或子類別二不使用)；/SYNC訊號可用于各子類別數據傳輸同步，以及子類別二的LMFC相位參考。

確立數據格式　傳輸更穩定

相較于簡易串行化LVDS接口，JESD204B使用的模型近似于網絡協議或開放系統接口(OSI)，其中每一層各有不同功能，編碼端先后執行每一層的功能，接收端執行順序則相反，以重建數據。

每一層發揮不同功能，讓傳輸器與接收器數據通過更穩定，JESD204B標準共有傳輸、擾頻(非必要，但建議使用)、數據鏈路、實體等四層。
傳輸層功能較復雜，將數據以8位為單位分組，在傳輸側每個訊框內包含多個8位，而接收側順序則相反。對8位數據轉換器相當簡單，但對于11位數據轉換器等其他組件則較為復雜，也會在串流內加入控制位，向接收器溝通狀態信息(圖2)。

圖2 在此案例中，傳輸層可連結各層對抗應，在串流內植入控制位，向接收器溝通狀態信息。

非必要的擾頻層可建立隨機數據模式，將系統內噪聲與相關聯訊號降至最低，藉由固定多項式1 + X^14 + X^15，使用序列反饋移位寄存器及OR互斥閘，在編碼與譯碼對稱。這項簡易的訊號頻譜展開方式之下，只要自連結層接收兩個8字節后，接收器的去擾頻器就會鎖住，雖然這項功能并非必要，但相當有助于頻譜純凈度。

數據鏈路層負責8b/10b編碼，讓8字節與10位標準符號之間轉換，本層亦負責建立工作連結，包括訊框與通道校準，數項標準8b/10b符號為此預留，并監控連結體質。編碼亦包括20%的開銷懲罰，未來版本可能移往64/66b等更高階的編碼，以重拾接口內流失的帶寬。

物理層純粹為驅動器與接收器，移動位與頻率數據復原(CDR)線路，實體接口運用交流電(AC)耦合CML驅動器與接收器，8b/10b編碼提供直流電(DC)平均，并避免AC耦合時發生基線飄移；編碼也為CDR提供足夠的邊緣過渡，在建立鏈接時迅速鎖住數據。

總而言之，數據轉換器與處理組件建立鏈接時，會使用這四層，并且穩定地從發送器傳輸數據控制器數據及控制信息至接收器。

為達到向后兼容，JEDEC建立「子類別」概念，讓界面可應用于各種運作模式，子類別零是與A修正版兼容的模式，但亦支持12.5Gb/s信道速率，這項模式與A修正版相同，支持多種同步數據轉換器，但并不支持確定性延遲。

建立子類別　達到向后兼容

數據轉換器之間的延遲或許固定，但啟動時仍會變化，所以系統設計人員必須提供解決方案，判斷個別數據轉換器的數據何時會抵達FPGA或處理器，而且此模式并未使用SYSREF。子類別一提供確定性延遲，以及內部多重裝置同步，同時使用內部訊框、地方多重框架頻率及SYSREF頻率訊號。數據轉換器與處理組件的符號串行傳輸時，使用內部框架頻率，而LMFC提供已知延遲的參考。

DEVCLK加上SYSREF訊號的相位決定內部框架頻率與LMFC，由于在此模式中，DEVCLK與SYSREF關系密切，SYSREF必須與裝置頻率同步，進而限制配置，讓兩項訊號能夠相符，不過因為子類別零之中的SYNC訊號，所以數據信道無須相符。

在子類別二之中，每項裝置的內部框架頻率與LMFC相同，與子類別一無異，但此時需要SYNC訊號達到同步與確定性延遲，在本模式中，SYNC訊號的相位可校準內部框架頻率與LMFC，且必須與DEVCLK達到源同步。由于DEVCLK及/SYNC的時間需求嚴格，這項模式并不推薦用于極高采樣率。

介紹完基本知識后，接著說明如何相連，讓模擬訊號抵達或離開處理組件。數據轉換開始前，必須先建立多項速率，許多工程師也在此遲疑，因為這項接口的組成選項眾多，使用FPGA建立JESD204B接口也相當復雜。

建立連接以控制模擬訊號

首先得建立數據轉換器與處理組件的鏈接，必須確立低態有效訊號/SYNC(輸入至發送器側)，發送器接口即可開始傳送K28.5 comma符號，讓接收器CDR可相位鎖定比特流，并找到數據流的字符邊界。若鏈接包括多條通道，并在子類別零之中運作，/SYNC訊號必須混合后，同時送至發送器，子類別一與子類別二則無此要求。

達成代碼組同步(CGS)后，/SYNC即可停止啟動，在下一項非K28.5符號中，接收器就會校準訊框邊界，也啟動初始通道同步(ILA)序列，校準多條通道。即便具備擾頻功能，這項序列也不受影響。ILA在傳輸器側傳輸數據，長度為四項多重訊框，多重訊框以K28.0符號為起點(子序列起點)，并以K28.3符號為終點(信道校準子元)(圖3)。

圖3 接收器訊框邊界校準完成后，會觸發JESD204B最初通道同步。