只要系統中有異步元件，亞穩態就是無法避免的，因此設計的電路首先要減少亞穩態導致錯誤的發生，其次要使系統對產生的錯誤不敏感。前者要靠同步來實現，而后者根據不同的設計應用有不同的處理辦法。用同步來減少亞穩態發生機會的典型電路如圖 1 所示。

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　　圖 1 兩級同步化電路

　　在圖 1 中，左邊為異步輸入端，經過兩級觸發器同步，在右邊的輸出將是同步的，而且該輸出基本不存在亞穩態。其原理是即使第一個觸發器的輸出端存在亞穩態，經過一個 CLK 周期后，第二個觸發器 D 端的電平仍未穩定的概率非常小，因此第二個觸發器 Q 端基本不會產生亞穩態。

　　注意，這里說的是“基本”，也就是無法“根除”，那么如果第二個觸發器 Q出現了亞穩態會有什么后果呢?后果的嚴重程度是由你的設計決定的，如果系統對產生的錯誤不敏感，那么系統可能正常工作，或者經過短暫的異常之后可以恢復正常工作，例如設計異步 FIFO時使用格雷碼計數器當讀寫地址的指針就是處于這方面的考慮。如果設計上沒有考慮如何降低系統對亞穩態的敏感程度，那么一旦出現亞穩態，系統可能就崩潰了。

　　5. 亞穩態與系統可靠性

　　使用同步電路以后，亞穩態仍然有發生的可能，與此相連的是平均故障間隔時間MTBF(mean time between failure)，亞穩態的發生概率與時鐘頻率無關，但是 MTBF與時鐘有密切關系。 有文章提供了一個例子，某一系統在 20MHz 時鐘下工作時，MTBF約為 50年，但是時鐘頻率提高到 40MHz 時，MTBF 只有 1 分鐘!可見降低時鐘頻率可以大大減小亞穩態導致系統錯誤的出現，其原因在于，時鐘周期如果盡可能的大于 resolution time 可減小亞穩態傳遞到下一級的機會，提高系統的 MTBF，如圖 2 所示。

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　　6. 總結

　　亞穩態與設計可靠性有非常密切的關系，當前對很多設計來說，實現需要的功能并不困難，難的是提高系統的穩定性、可靠性，較小亞穩態發生的概率，并降低系統對亞穩態錯誤的敏感程度可以提高系統的可靠性。