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今天給大俠帶來基于FPGA的CAN總線控制器的設計，由于篇幅較長，分三篇。今天帶來第三篇，下篇，程序的仿真與測試以及總結。話不多說，上貨。

前兩篇這里也放上超鏈接：

基于FPGA的CAN總線控制器的設計（上）

基于FPGA的CAN總線控制器的設計（中）?

導讀

CAN 總線（Controller Area Network）是控制器局域網的簡稱，是 20 世紀 80 年代初德國 BOSCH 公司為解決現代汽車中眾多的控制與測試儀器之間的數據交換而開發的一種串行數據通信協議。目前，CAN 總線已經被列入 ISO 國際標準，稱為 ISO11898。CAN 總線已經成為工業數據通信的主流技術之一。

CAN 總線作為數字式串行通信技術，與其他同類技術相比，在可靠性、實時性和靈活性方面具有獨特的技術優勢，主要特點如下：

?CAN 總線是一種多主總線，總線上任意節點可在任意時刻主動地向網絡上其他節點發送信息而不分主次，因此可在各節點之間實現自由通信。

?CAN 總線采用非破壞性總線仲裁技術。但多個節點同時向總線發送信息時，優先級低的節點會主動退出發送，而最高優先級的節點可以不受影響地繼續傳輸數據，從而大大節省總線沖突的仲裁時間。即使在網絡負載很重的情況下也不會發生網絡癱瘓情況。

CAN 總線的通信介質可以是雙絞線、同軸電纜或光導纖維，選擇靈活。

CAN 總線的通信速率可達 1Mbit/s（此時通信距離最長為 40 米），通信距離最遠可達 10km（速率在 5kbit/s 以下）。

?CAN 總線上的節點信息分成不同的優先級，可以滿足不同級別的實時要求，高優先級的數據可以在 134μs 內得到傳輸。

CAN 總線通過報文濾波即可實現點對點、一點對多點及全局廣播等幾種方式傳送數據，無需專門的調度。

?CAN 總線的數據采用短幀結構，傳輸時間短，受干擾概率低，具有極好的檢錯效果。

CAN 總線采用 CRC 檢驗并可提供相應的錯誤處理功能，保證了數據通信的可靠性。

CAN 總線上的器件可被置于無任何內部活動的睡眠方式，相當于未連接到總線上，可以有效降低系統功耗。

CAN 總線上的節點在錯誤嚴重的情況下具有自動關閉輸出的功能，以使總線上其他節點的操作不受影響。CAN 總線卓越的特性、極高的可靠性和獨特的設計，特別適合工業過程中監控設備的互連，因此，越來越受到工業界的重視，并被公認為是最有前途的現場總線之一。另外，CAN 總線協議已被國際標準化組織認可，技術比較成熟，控制的芯片已經商品化，性價比高，特別適用于分布式測控系統之間的數通訊。

CAN 總線插卡可以任意插在 PC AT XT 兼容機上，方便地構成分布式監控系統。因此，用 FPGA 實現 CAN 總線通信控制器具有非常重要的應用價值。本篇將通過一個實例講解利用 FPGA 實現 CAN 總線通信控制器的實現方法。

第三篇內容摘要：本篇會介紹程序的仿真與測試以及總結等相關內容。

?

四、程序的仿真與測試

CAN 總線通信控制器的仿真程序，需要模擬數據的發送和接收。

下面是測試程序的部分代碼：

?

//連接 can_top 模塊
  can_top?i_can_top(
                    .cs_can_i(cs_can),
                    .clk_i(clk),
                    .rx_i(rx_and_tx),
                    .tx_o(tx),
                    .irq_on(irq),
                    .clkout_o(clkout)
???????????????????);


//產生 24 MHz 時鐘
  initial
  begin
    clk=0;
    forever #21 clk = ~clk;
  end


//初始化
  initial
  begin
    start_tb = 0;
    cs_can = 0;
    rx = 1;
    extended_mode = 0;
    tx_bypassed = 0;
    rst_i = 1'b0;
    ale_i = 1'b0;
    rd_i = 1'b0;
    wr_i = 1'b0;
    port_0_o = 8'h0;
    port_0_en = 0;
    port_free = 1;
    rst_i = 1;
    #200 rst_i = 0;
    #200 start_tb = 1;
  end


//產生延遲的 tx 信號(CAN 發送器延遲)
  always
  begin
    wait (tx);
    repeat (4*BRP) @ (posedge clk); // 4 time quants delay
    #1 delayed_tx = tx;
    wait (~tx);
    repeat (4*BRP) @ (posedge clk); // 4 time quants delay
    #1 delayed_tx = tx;
  end
  
  assign rx_and_tx = rx & (delayed_tx | tx_bypassed); // When this signal is on, tx is not
  looped back to the rx.
  
//主程序
  initial
  begin
    wait(start_tb);


//設置總線時序寄存器
    write_register(8'd6, {`CAN_TIMING0_SJW, `CAN_TIMING0_BRP});
    write_register(8'd7, {`CAN_TIMING1_SAM, `CAN_TIMING1_TSEG2, `CAN_TIMING1_TSEG1});


// 設置時鐘分頻寄存器
    extended_mode = 1'b0;
    write_register(8'd31, {extended_mode, 3'h0, 1'b0, 3'h0}); // Setting the normal mode (not
    extended)


//設置接收代碼和接收寄存器
    write_register(8'd16, 8'ha6); // acceptance code 0
    write_register(8'd17, 8'hb0); // acceptance code 1
    write_register(8'd18, 8'h12); // acceptance code 2
    write_register(8'd19, 8'h30); // acceptance code 3
    write_register(8'd20, 8'h0); // acceptance mask 0
    write_register(8'd21, 8'h0); // acceptance mask 1
    write_register(8'd22, 8'h00); // acceptance mask 2
    write_register(8'd23, 8'h00); // acceptance mask 3
    write_register(8'd4, 8'he8); // acceptance code
    write_register(8'd5, 8'h0f); // acceptance mask
    #10;
    repeat (1000) @ (posedge clk);
  
//開關復位模式
    write_register(8'd0, {7'h0, ~(`CAN_MODE_RESET)});
    repeat (BRP) @ (posedge clk);
  
// 在復位后設置總線空閑
    repeat (11) send_bit(1);
    test_full_fifo; // test currently switched on
    send_frame; // test currently switched off
    bus_off_test; // test currently switched off
    forced_bus_off; // test currently switched off
    send_frame_basic; // test currently switched off
    send_frame_extended; // test currently switched off
    self_reception_request; // test currently switched off
    manual_frame_basic; // test currently switched off
    manual_frame_ext; // test currently switched off
    $display("CAN Testbench finished !");
  $stop;
  end

?

在測試過程中通過多個任務來分別驗證程序的各個功能模塊。下面的程序用于驗證強制關閉總線任務：

?

//強制關閉總線任務
task forced_bus_off; // Forcing bus-off by writinf to tx_err_cnt register
begin
//切換到復位模式
write_register(8'd0, {7'h0, `CAN_MODE_RESET});
// 設置時鐘分頻寄存器
write_register(8'd31, {1'b1, 7'h0}); // Setting the extended mode (not normal)
// 寫數據到寄存器中
write_register(8'd15, 255);
// 切換復位模式
write_register(8'd0, {7'h0, ~(`CAN_MODE_RESET)});
#2500000;
// 切換復位模式
write_register(8'd0, {7'h0, `CAN_MODE_RESET});
// 寫數據到寄存器中
write_register(8'd15, 245);
//關閉復位模式
write_register(8'd0, {7'h0, ~(`CAN_MODE_RESET)});
#1000000;
end
endtask // forced_bus_off

?

下面的程序驗證如何發送一個基本格式的幀數據：

?

//發送一個基本格式的幀
task manual_frame_basic;
begin
// 切換到復位模式
  write_register(8'd0, {7'h0, (`CAN_MODE_RESET)});
//設置寄存器
  write_register(8'd4, 8'h28); // acceptance code
  write_register(8'd5, 8'hff); // acceptance mask
  repeat (100) @ (posedge clk);
// 切換復位模式
  write_register(8'd0, {7'h0, ~(`CAN_MODE_RESET)});
// 模塊復位后設置總線空閑
  repeat (11) send_bit(1);
  write_register(8'd10, 8'h55); // Writing ID[10:3] = 0x55
  write_register(8'd11, 8'h57); // Writing ID[2:0] = 0x2, rtr = 1, length = 7
  write_register(8'd12, 8'h00); // data byte 1
  write_register(8'd13, 8'h00); // data byte 2
  write_register(8'd14, 8'h00); // data byte 3
  write_register(8'd15, 8'h00); // data byte 4
  write_register(8'd16, 8'h00); // data byte 5
  write_register(8'd17, 8'h00); // data byte 6
  write_register(8'd18, 8'h00); // data byte 7
  write_register(8'd19, 8'h00); // data byte 8
  tx_bypassed = 1; // When this signal is on, tx is not looped back to the rx.
  
  fork
    begin
    self_reception_request_command;
    end
    
    begin
      #2200;
      repeat (1)
      //開始發送數據
      begin
        send_bit(0); // 幀起始
        send_bit(0); // ID
        send_bit(1); // ID
        send_bit(0); // ID
        send_bit(1); // ID
        send_bit(0); // ID
        send_bit(1); // ID
        send_bit(0); // ID
        send_bit(1); // ID
        send_bit(0); // ID
        send_bit(1); // ID
        send_bit(0); // ID
        send_bit(1); // RTR
        send_bit(0); // IDE
        send_bit(0); // r0
        send_bit(0); // DLC
        send_bit(1); // DLC
        send_bit(1); // DLC
        send_bit(1); // DLC
        send_bit(1); // CRC
        send_bit(1); // CRC
        send_bit(0); // CRC stuff
        send_bit(0); // CRC 6
        send_bit(0); // CRC
        send_bit(0); // CRC
        send_bit(0); // CRC
        send_bit(1); // CRC stuff
        send_bit(0); // CRC 0
        send_bit(0); // CRC
        send_bit(1); // CRC
        send_bit(0); // CRC
        send_bit(1); // CRC 5
        send_bit(1); // CRC
        send_bit(0); // CRC
        send_bit(1); // CRC
        send_bit(1); // CRC b
        send_bit(1); // CRC DELIM
        send_bit(0); // ACK
        send_bit(1); // ACK DELIM
        send_bit(1); // EOF
        send_bit(1); // EOF
        send_bit(1); // EOF
        send_bit(1); // EOF
        send_bit(1); // EOF
        send_bit(1); // EOF
        send_bit(1); // EOF
        send_bit(1); // INTER
        send_bit(1); // INTER
        send_bit(1); // INTER
        end // repeat
      end
      
    join
    //從接收緩沖中讀取數據
    read_receive_buffer;
    release_rx_buffer_command;
    read_receive_buffer;
    release_rx_buffer_command;
    read_receive_buffer;
    #4000000;
    
  end
endtask // manual_frame_basic

?

?

五、總結

本篇通過一個實例講解如何用 FPGA 實現 CAN 總線通信控制器。首先講解了 CAN 總線協議的有關內容，然后介紹了一種常用的 CAN 通信控制器 SJA1000 的主要特點。接下來講解程序的主要框架和具體代碼。最后通過一個測試程序驗證了程序。這個實例為讀者實現自己的 CAN總線通信控制器提供了一個可以應用的案例。

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本篇到此結束，各位大俠有緣再見！

　　審核編輯：湯梓紅