仿真平臺采用Max+ PlusII , 時鐘周期設為10 ns, 經計算可以知道在101485 928 2 m s 處產生寬度為81192 Ls的高電平, 但由于存在數據建立時間和保持時間, 仿真結果中的變化時刻并不是嚴格與計算相符的, 其中q0, q1,q2, q3 是第5 片74161 的輸出, roc1 是第4 片的進位輸出,roc 是第5 片的進位輸出, roc1 輸出16 個高電平后, roc 同時輸出一個高電平。圖4 中復位信號reset 卻在51247 m s和101485 297 9m s 處發生。第一個錯誤的原因是, 由于計數器累加, 內部走線造成的延時, 當第5 片計數器從0111狀態跳變到1 000 時, 輸入同時有3 位變化, 致使進位輸出roc 在roc1 的第8 個輸出時產生了一個尖脈沖, 使觸發器的Q 端提前發生電平轉變, 導致了在51247 m s 處產生錯誤復位信號。同樣的原因, 第4 片的進位輸出roc1 在第14 個輸出跳變到第15 個輸出時發生毛刺, 而該毛刺使第5 片161 進入計數狀態, 在roc 端也產生了毛刺, 就出現了圖4 中復位信號提前翻轉的結果。

對于該電路中存在的毛刺問題, 可以采用2 種方法修改電路。由于該電路對時間要求的不是很嚴格, 對第4, 5 片74L S161 取1110 狀態做最后輸出, 就避免了由延遲造成的假象全1 狀態, 仿真結果證明這種方法是有效的。但這種方法增加了邏輯門數量, 同時也增加了險象發生的可能性。

另一種比較可靠且常用的方法是用帶使能端的D 觸發器代替原來的觸發器, 把計數器最后的輸出roc 接到觸發器的使能端, 時鐘用統一的計數時鐘, 由于毛刺本身是尖脈沖, 不能滿足數據的建立時間和保持時間, 避免了產生的毛刺對Q 的輸出的影響。從仿真結果(圖5) 中可以看到, 雖然這種方法并不能消除毛刺, 但是毛刺已經不具有危害性, 故這是一種簡單有效的方法。

5　結　語

任何組合電路、反饋電路和計數器都可能是潛在的毛刺信號發生器, 但毛刺并不是對所有輸入都有危害, 如觸發器的D 輸入端, 只要毛刺不出現在時鐘的上升沿并滿足數據的建立保持時間, 就不會對系統造成危害。而當毛刺信號成為系統的啟動信號、控制信號、握手信號, 觸發器的清零信號(CL EAR)、預置信號(PRESET)、時鐘輸入信號(CL K) 或鎖存器的輸入信號時就會產生邏輯錯誤。在實際設計過程中, 應盡量避免將帶有毛刺的信號直接接入對毛刺敏感的輸入端上, 對于產生的毛刺, 應仔細分析毛刺的來源和性質, 針對不同的信號, 采取不同的解決方法加以消除。毛刺問題在FPGA 設計中非常關鍵, 只有深刻理解毛刺的本質, 才有可能真正掌握設計的精髓, 本文就FPGA 設計中的毛刺問題進行了深入的探討, 分析其產生的原因和條件, 給出了幾種常用的消除方法, 希望對FPGA 設計者有一定的參考作用。

參考文獻
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