我們可以通過波形圖來再次驗證 set_output_delay 中 -max/-min 的定義，即時鐘采樣沿到達之前最大與最小的數據有效窗口。

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DDR 接口的約束設置

DDR 接口的約束稍許復雜，需要將上升沿和下降沿分別考慮和約束，以下以源同步接口為例，分別就 Setup/Hold Based 方法和 Skew Based 方法舉例。

方法一 Setup/Hold Based Method

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已知條件如下：

時鐘信號 src_sync_ddr_clk 的頻率： 100 MHz

隨路送出的時鐘 src_sync_ddr_clk_out 的頻率： 100 MHz

數據總線： src_sync_ddr_dout[3:0]

接收端的上升沿建立時間要求 ( tsu_r ) ： 0.7 ns

接收端的上升沿保持時間要求 (thd_r ) ： 0.3 ns

接收端的下降沿建立時間要求 (tsu_f) ： 0.6 ns

接收端的下降沿保持時間要求 (thd_f ) ： 0.4 ns

板級走線延時：0 ns

可以這樣計算輸出接口約束：已知條件包含接收端上升沿和下降沿的建立與保持時間要求，所以可以分別獨立計算。上升沿采樣數據的 -max 是板級延時的最大值加上接收端的上升沿建立時間要求（tsu_r），對應的-min 就應該是板級延時的最小值減去接收端的上升沿保持時間要求（thd_r）；下降沿采樣數據的 -max 是板級延時的最大值加上接收端的下降沿建立時間要求（tsu_f），對應的-min 就應該是板級延時的最小值減去接收端的下降沿保持時間要求（thd_f）。所以最終寫入 XDC 的 Output 約束應該如下所示：

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方法二 Skew Based Method

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已知條件如下：

時鐘信號 src_sync_ddr_clk 的頻率： 100 MHz

隨路送出的時鐘 src_sync_ddr_clk_out 的頻率： 100 MHz

數據總線： src_sync_ddr_dout[3:0]

上升沿之前的數據 skew ( bre_skew ) ： 0.4 ns

上升沿之后的數據 skew ( are_skew ) ： 0.6 ns

下降沿之前的數據 skew ( bfe_skew ) ： 0.7 ns

下降沿之后的數據 skew ( afe_skew ) ： 0.2 ns

可以這樣計算輸出接口約束：時鐘的周期是 10ns，因為是 DDR 方式，所以數據實際的采樣周期是時鐘周期的一半；上升沿采樣的數據的 -max 應該是采樣周期減去這個數據的發送沿（下降沿）之后的數據 skew 即 afe_skew，而對應的-min 就應該是上升沿之前的數據 skew值bre_skew ；同理，下降沿采樣數據的 -max 應該是采樣周期減去這個數據的發送沿（上升沿）之后的數據 skew 值 are_skew，而對應的-min 就應該是下降沿之前的數據 skew 值 bfe_skew 。

所以最終寫入 XDC 的 Output 約束應該如下所示：

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對以上兩種方法稍作總結，就會發現在設置 DDR 源同步輸出接口時，送出的數據是中心對齊的情況下，用 Setup/Hold Based 方法來寫約束比較容易，而如果是邊沿對齊的情況，則推薦使用 Skew Based 方法來寫約束。

在 Vivado 中設置接口約束

FPGA 的接口約束種類多變，遠非一篇短文可以完全覆蓋。在具體設計中，建議用戶參照 Vivado IDE 的 Language Templates 。其中關于接口約束的例子有很多，而且也是按照本文所述的各種分類方法分別列出。

具體使用時，可以在列表中找到對應的接口類型，按照模板所示調整成自己設計中的數據，然后可以方便地計算出實際的約束值，并應用到FPGA 工程中去。

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自 2014.1 版開始，Vivado 還提供一個 Constraints Wizard 可供用戶使用。只需打開綜合后的設計，然后啟動 Wizard，工具便可以根據讀到的網表和設計中已有的 XDC 時序約束（也可以任何約束都不加而開始用 Wizard）一步步指引用戶如何添加 Timing 約束，包括時鐘、I/O 以及時序例外約束等等。

Constraints Wizard 的調出方法和界面如下圖所示。

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UCF 與 XDC 的區別

《XDC 約束技巧》開篇描述 XDC 基礎語法時候曾經提到過設置接口約束時 UCF 與XDC 的區別，簡單來講，UCF 是原生的 FPGA 約束，所以分析問題的視角是 FPGA 本身，而 XDC 則是從系統設計的全局角度來分析和設置接口約束。

以最基礎的 SDR 系統同步接口來舉例。輸入側的設置，UCF 用的是 OFFSET = IN，而 XDC 則是 set_input_delay 。

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輸出側的設置，UCF 用的是 OFFSET =OUT，而 XDC 則是 set_output_delay 。

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如果需要從舊設計的 UCF 約束轉到 XDC 約束，可以參考上述例子。以一個采樣周期來看，UCF 中與 XDC 中設置的接口約束值加起來正好等于一個周期的值。

小結

這一系列《XDC 約束技巧》的文章至此暫時告一段落。其實讀懂這幾篇涵蓋了時鐘、CDC 以及接口約束的短文，基本上已經足夠應對絕大多數的 FPGA 設計約束問題。當然在這么短的篇幅內，很多問題都無法更加深入地展開，所以也提醒讀者，需要關注文中推薦的各類 Xilinx 官方文檔，以及 Vivado 本身自帶的幫助功能與模板。

希望各位能從本文中吸取經驗，少走彎路，盡快地成為 Vivado 和 XDC 的資深用戶，也希望本文能真正為您的設計添磚加瓦，達到事半功倍的效果。