本文將對(duì)源同步定時(shí)如何優(yōu)化高速接口時(shí)序裕量進(jìn)行討論。時(shí)序預(yù)算是對(duì)系統(tǒng)正常工作所需時(shí)序參數(shù)或時(shí)序要求的計(jì)算。為了使同步系統(tǒng)正常工作，其時(shí)序需求必須在一個(gè)時(shí)鐘周期內(nèi)滿足。對(duì)時(shí)序的預(yù)算涉及到許多因素，包括對(duì)保持時(shí)間和最大工作頻率的要求。通過(guò)時(shí)序預(yù)算，可以發(fā)現(xiàn)傳統(tǒng)定時(shí)方法的局限性。

　　圖1顯示了一個(gè)標(biāo)準(zhǔn)定時(shí)系統(tǒng)。在該圖中，一個(gè)存儲(chǔ)器控 制器與一個(gè)SRAM連接。SRAM和存儲(chǔ)器控制器都從同一個(gè)時(shí)鐘源接收時(shí)鐘信號(hào)。假設(shè)這里有意使時(shí)鐘信號(hào)電路與電路延遲相匹配，相關(guān)時(shí)序參數(shù)如下(圖 2)：存儲(chǔ)器控制器tSU(建立時(shí)間)、存儲(chǔ)器控制器tH(保持時(shí)間)、主板電路tPD(傳輸延遲)、SRAM tCO(時(shí)鐘到輸出的延遲)、SRAM tDOH(輸出數(shù)據(jù)的保持時(shí)間)、時(shí)鐘發(fā)生器tSKEW(時(shí)鐘偏移)、時(shí)鐘發(fā)生器tJIT(周期抖動(dòng))以及時(shí)鐘發(fā)生器tCYC(周期時(shí)間)。

　　如果考慮最壞情況下的輸入建立時(shí)間、時(shí)鐘到輸出的延遲、傳輸延遲、時(shí)鐘偏移和時(shí)鐘抖動(dòng)，通過(guò)計(jì)算最高頻率就可以得到系統(tǒng)的最小周期時(shí)間。最高頻率計(jì)算如下：

　　tCO(max, SRAM) + tPD(max) + tSU(max, CTRL) + tSKEW(max, CLK) + tJIT(max, CLK) < tCYC

　　通過(guò)計(jì)算保持時(shí)間可發(fā)現(xiàn)系統(tǒng)輸出數(shù)據(jù)太快，影響了系統(tǒng)接收器件的輸入保持時(shí)間。這樣，最壞情況將發(fā)生在數(shù)據(jù)最早輸出的時(shí)候。計(jì)算公式如下：

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　　tCO(min, SRAM) + tPD(min) - tSKEW(min, CLK) - tJIT(min, CLK) > tH(max, CTRL)

　　現(xiàn) 在讓我們假設(shè)SRAM和存儲(chǔ)器控制器的時(shí)序參數(shù)值 為：tSU=0.5ns;tH=0.4ns;tCO=0.45ns;tDOH*=-0.45ns;tSKEW=±0.2ns;tJIT=±0.2ns。在 這種情況下，我們將使用帶有雙倍數(shù)據(jù)速率(DDR)接口的高速SRAM，SRAM在每個(gè)時(shí)鐘的上升沿和下降沿驅(qū)動(dòng)數(shù)據(jù)。

　　*tDOH < 0意味著在下一個(gè)時(shí)鐘上升沿/下降沿前數(shù)據(jù)已變得無(wú)效。所需的最小保持時(shí)間計(jì)算如下：

　　tDOH + tPD - tSKEW - tJIT > tH

　　-0.45 ns + tPD - 0.2 ns - 0.2 ns > 0.4 ns

　　-0.85ns + tPD > 0.4 ns

　　tPD > 1.25 ns

　　假設(shè)FR4電路板上走線的傳輸延遲為160ps/英寸。SRAM到存儲(chǔ)器控制器的走線長(zhǎng)度至少有7.82 in。tPD取1.2ns，最大工作頻率可計(jì)算如下。因?yàn)镾RAM有一個(gè)DDR接口，所以時(shí)序預(yù)算是基于半個(gè)時(shí)鐘周期：

　　tCO + tPD + tSU + tSKEW + tJIT < tCYC/2

　　0.45ns+1.25ns+0.5ns+0.2ns+0.2ns

　　2.6ns

　　5.2ns

　　192MHz>fCYC

　　在FR4電路板上走線的長(zhǎng)度為7.82英寸和典型時(shí)序參數(shù)的前提下，可滿足工作頻率可高達(dá)192MHz時(shí)的時(shí)序預(yù)算要求。對(duì)于那些板空間有限的系統(tǒng)，7.82英寸的最小走向長(zhǎng)度約束就成了系統(tǒng)難以滿足的一個(gè)要求。

?

　　如 果無(wú)法增加走線延遲，那么通過(guò)使用延遲鎖定環(huán)/鎖相環(huán)(DLL/PLL)對(duì)時(shí)鐘信號(hào)進(jìn)行移相以更早地捕獲數(shù)據(jù)，存儲(chǔ)器控制器可以滿足保持時(shí)間的要求(圖 3)。存儲(chǔ)器控制器將必須用系統(tǒng)時(shí)鐘信號(hào)來(lái)重新同步捕獲的數(shù)據(jù)。使用這個(gè)方法將會(huì)引入額外的PLL/DLL抖動(dòng)，這會(huì)降低系統(tǒng)的最大工作頻率。有了這個(gè)附 加的PLL延遲后，所需的最小保持時(shí)間就變?yōu)椋?/p>

　　tDOH + tPD(trace) + tPLL/DLL_DELAY - tSKEW - tJIT > tH

　　tCO + tPD + tSU + tSKEW + tJIT + tJIT_PLL/DLL < tCYC/2

　　其中，tJIT_PLL/DLL是由PLL引入的延遲。即使使用最快的SRAM和ASIC/FPGA，時(shí)鐘偏移、時(shí)鐘抖動(dòng)和電路傳輸延遲也會(huì)很明顯地限制系統(tǒng)性能。

　　如 前所述，如果使用FR4電路板，走線延遲約為160ps/英寸。鑒于很高頻率下數(shù)據(jù)有效窗口已變?yōu)?ns(例如對(duì)250MHz的DDR器件而言)甚至更 小，這個(gè)數(shù)字是非常重要的。時(shí)鐘信號(hào)之間的偏移也會(huì)顯著減小時(shí)序裕量。我們將會(huì)看到源同步時(shí)鐘可以明顯減少傳輸延遲、偏移和抖動(dòng)，使時(shí)序收斂更容易達(dá)到。

　　源同步定時(shí)的優(yōu)點(diǎn)

　　在 典型的源同步處理中，與每個(gè)數(shù)據(jù)字相關(guān)聯(lián)的時(shí)鐘上升沿被發(fā)送出來(lái)(DDR存儲(chǔ)器每個(gè)時(shí)鐘周期可能有多個(gè)數(shù)據(jù))，接收器件使用這個(gè)時(shí)鐘上升沿來(lái)鎖存數(shù)據(jù)，然 后再將數(shù)據(jù)與主時(shí)鐘或公用時(shí)鐘同步。由同一個(gè)器件對(duì)時(shí)鐘信號(hào)和數(shù)據(jù)/控制信號(hào)進(jìn)行同步后傳送，實(shí)際上就消除了主板電路信號(hào)相對(duì)時(shí)鐘信號(hào)的傳輸延遲。

　　但是采用源同步定時(shí)就需要考慮不同的主板布線。在一個(gè)帶有獨(dú)立時(shí)鐘發(fā)生器的系統(tǒng)中，該時(shí)鐘發(fā)生器為多個(gè)器件提供時(shí)鐘信號(hào)，首要的問(wèn)題是電路長(zhǎng)度的設(shè)計(jì)應(yīng)使所有的時(shí)鐘沿同時(shí)到達(dá)器件，這可能需要延長(zhǎng)連接時(shí)鐘發(fā)生器旁邊器件的走線長(zhǎng)度。

　　采用源同步的方法，主要的問(wèn)題是通過(guò)匹配輸出時(shí)鐘和數(shù)據(jù)信號(hào)的走線長(zhǎng)度來(lái)保持時(shí)鐘和數(shù)據(jù)之間的相位對(duì)準(zhǔn)。如果走線正確匹配，相對(duì)時(shí)鐘信號(hào)的數(shù)據(jù)傳輸延遲就不復(fù)存在了。