雖然這是一個浮躁的社會，充滿著一夜暴富的神話，但是學習技術真的很少存在所謂的捷徑。這么說吧，至少貧僧還沒有那個本事，完成“三周精通某某某”的本領。如果有聽眾還要速成，某家不得不說您老這票錯了。小本經營，概不退票啊。急于見到代碼的“傻弟弟”們，實際上屬于信心缺失的毛病。和不做系統、結構設計就直接上coding一樣，根本不是“藝高人膽大”，而是信心缺失。第一講，施主沒見到Verilog代碼，這一講里面狀況雖然有所改善，但是也好不到那里去：您老還是別妄圖做能綜合或者仿真的代碼，這個最少要等到下一講。

1. 標準層次，簡單說明

關于Verilog語言的官方標準全稱是《IEEE Std 1364-2001：IEEE Standard Verilog? Hardware Description Language》。其中包括27章以及8個附錄，真正對于電路設計有用的內容大約1/3的樣子。

Verilog是一種硬件編程語言，它既是一種結構描述的語言也是一種行為描述的語言，也就是說對于同一功能的物理電路，我們可以用Verilog中提供的數字電路中較為形象的門級結構來描述電路，也可以用更為抽象的一些語句來描述電路，于是乎，我們根據抽象的程度不同，將不同的描述方式進行劃分，得到以下幾種不同抽象級別的描述方式，其中，從上至下，離真相越來越近，也就是說最形象的是開關級，其次是門級，依次類推，最抽象的是系統級。

系統級（System Level）：用高級語言結構實現設計模塊的外部性能的模型；

算法級（Algorithm Level）：用高級語言結構實現設計算法的模型；

RTL級（Register Transfer Level）：描述數據在寄存器之間流動和如何處理這些數據的模型；

門級（Gate Level）：描述邏輯門以及邏輯門之間的連接的模型；

開關級（Switch Level）：描述器件中三極管和存儲節點以及它們之間連接的模型。

換言之，不同級別的抽象，也就是說在不同抽象層次上用Verilog語言來描述一個物理電路，若從行為和功能的角度來描述某一電路，則為行為級描述，系統級、算法級和RTL級屬于行為級描述方式；若從電路的結構來描述某一電路，則為結構級描述，門級和開關級屬于結構級描述方式。在實際應用中，我們要根據需求對每個Verilog模型進行設計，選用不同抽象級別的描述，才能使我們的設計事半功倍。各個層次的關系如圖1所示。每個層次都可以單獨進行設計，這個和練“龍象般若功”不同，無需按照等級一層一層玩。

圖1 Verilog邏輯層次及其與工程階段的關系

很多初學者感覺學習Verilog語言是老虎吃天----無從下口呢？這是和Verilog的貪心不足密切相關的。從工程方法學的角度上說，設計和驗證是完全不同的兩個行當，很少有人能夠做到“昆亂不當”的。然而，Verilog標準里面，確實體現了完全的五味雜糅，認為的造成了混亂，這是所謂“困難”的源頭。

本套數只會講RTL的那些事兒，其他的內容請另找師傅吧，老衲不反對。