本章介紹Verilog HDL的基本要素，包括標(biāo)識(shí)符、注釋、數(shù)值、編譯程序指令、系統(tǒng)任務(wù)和系統(tǒng)函數(shù)。另外，本章還介紹了Verilog硬件描述語(yǔ)言中的兩種數(shù)據(jù)類(lèi)型。

3.1 標(biāo)識(shí)符

Verilog HDL中的標(biāo)識(shí)符(identifier)可以是任意一組字母、數(shù)字、$符號(hào)和_(下劃線(xiàn))符號(hào)的組合，但標(biāo)識(shí)符的第一個(gè)字符必須是字母或者下劃線(xiàn)。另外，標(biāo)識(shí)符是區(qū)分大小寫(xiě)的。以下是標(biāo)識(shí)符的幾個(gè)例子：

Count
COUNT //與Count不同。
_R1_D2
R56_68
FIVE$

轉(zhuǎn)義標(biāo)識(shí)符(escaped identifier )可以在一條標(biāo)識(shí)符中包含任何可打印字符。轉(zhuǎn)義標(biāo)識(shí)符以\ (反斜線(xiàn))符號(hào)開(kāi)頭，以空白結(jié)尾（空白可以是一個(gè)空格、一個(gè)制表字符或換行符）。下面例舉了幾個(gè)轉(zhuǎn)義標(biāo)識(shí)符：

\7400
\.*.$
\{******}
\~Q
\OutGate 與OutGate相同。

最后這個(gè)例子解釋了在一條轉(zhuǎn)義標(biāo)識(shí)符中，反斜線(xiàn)和結(jié)束空格并不是轉(zhuǎn)義標(biāo)識(shí)符的一部分。也就是說(shuō)，標(biāo)識(shí)符\OutGate 和標(biāo)識(shí)符OutGate恒等。
Verilog HDL定義了一系列保留字，叫做關(guān)鍵詞，它僅用于某些上下文中。 附錄A列出了語(yǔ)言中的所有保留字。注意只有小寫(xiě)的關(guān)鍵詞才是保留字。例如，標(biāo)識(shí)符always(這是個(gè)關(guān)鍵詞)與標(biāo)識(shí)符ALWAYS(非關(guān)鍵詞)是不同的。
另外，轉(zhuǎn)義標(biāo)識(shí)符與關(guān)鍵詞并不完全相同。標(biāo)識(shí)符\initial 與標(biāo)識(shí)符initial（這是個(gè)關(guān)鍵詞）不同。注意這一約定與那些轉(zhuǎn)義標(biāo)識(shí)符不同。

3.2 注釋

在Verilog HDL中有兩種形式的注釋。

/*第一種形式:可以擴(kuò)展至
多行 */

//第二種形式:在本行結(jié)束。

3.3 格式

Verilog HDL區(qū)分大小寫(xiě)。也就是說(shuō)大小寫(xiě)不同的標(biāo)識(shí)符是不同的。此外，Verilog HDL是自由格式的，即結(jié)構(gòu)可以跨越多行編寫(xiě)，也可以在一行內(nèi)編寫(xiě)。白空（新行、制表符和空格）沒(méi)有特殊意義。下面通過(guò)實(shí)例解釋說(shuō)明。

initial begin Top = 3' b001; #2 Top = 3' b011; end

和下面的指令一樣:

initial
begin
Top = 3' b001;
#2 Top = 3' b011;
end

3.4 系統(tǒng)任務(wù)和函數(shù)

以$字符開(kāi)始的標(biāo)識(shí)符表示系統(tǒng)任務(wù)或系統(tǒng)函數(shù)。任務(wù)提供了一種封裝行為的機(jī)制。這種機(jī)制可在設(shè)計(jì)的不同部分被調(diào)用。任務(wù)可以返回0個(gè)或多個(gè)值。函數(shù)除只能返回一個(gè)值以外與任務(wù)相同。此外，函數(shù)在0時(shí)刻執(zhí)行，即不允許延遲，而任務(wù)可以帶有延遲。

$display ("Hi, you have reached LT today");
/* $display 系統(tǒng)任務(wù)在新的一行中顯示。*/
$time
//該系統(tǒng)任務(wù)返回當(dāng)前的模擬時(shí)間。

系統(tǒng)任務(wù)和系統(tǒng)函數(shù)在第10章中詳細(xì)講解。

3.5 編譯指令

以`（反引號(hào)）開(kāi)始的某些標(biāo)識(shí)符是編譯器指令。在Verilog 語(yǔ)言編譯時(shí)，特定的編譯器指令在整個(gè)編譯過(guò)程中有效（編譯過(guò)程可跨越多個(gè)文件），直到遇到其它的不同編譯程序指令。完整的標(biāo)準(zhǔn)編譯器指令如下:

* `define, `undef
* `ifdef, `else, `endif
* `default_nettype
* `include
* `resetall
* `timescale
* `unconnected_drive, `nounconnected_drive
* `celldefine, `endcelldefine

3.5.1 `define 和`undef

`define指令用于文本替換，它很像C語(yǔ)言中的#define 指令，如:

`define MAX_BUS_SIZE 32
. . .
reg [ `MAX_BUS_SIZE - 1:0 ] AddReg;

一旦`define 指令被編譯，其在整個(gè)編譯過(guò)程中都有效。例如，通過(guò)另一個(gè)文件中的`define指令，MAX_BUS_SIZE 能被多個(gè)文件使用。
`undef 指令取消前面定義的宏。例如:

`define WORD 16 //建立一個(gè)文本宏替代。
. . .
wire [ `WORD : 1] Bus;
. . .
`undef WORD
// 在`undef編譯指令后, WORD的宏定義不再有效.

3.5.2 `ifdef、`else 和`endif

這些編譯指令用于條件編譯，如下所示：

`ifdef WINDOWS
parameter WORD_SIZE = 16
`else
parameter WORD_SIZE = 32
`endif

在編譯過(guò)程中，如果已定義了名字為WINDOWS的文本宏，就選擇第一種參數(shù)聲明，否則選擇第二種參數(shù)說(shuō)明。
`else 程序指令對(duì)于`ifdef 指令是可選的。

3.5.3 `default_nettype

該指令用于為隱式線(xiàn)網(wǎng)指定線(xiàn)網(wǎng)類(lèi)型。也就是將那些沒(méi)有被說(shuō)明的連線(xiàn)定義線(xiàn)網(wǎng)類(lèi)型。

`default_nettype wand

該實(shí)例定義的缺省的線(xiàn)網(wǎng)為線(xiàn)與類(lèi)型。因此，如果在此指令后面的任何模塊中沒(méi)有說(shuō)明的連線(xiàn)，那么該線(xiàn)網(wǎng)被假定為線(xiàn)與類(lèi)型。

3.5.4 `include

`include 編譯器指令用于嵌入內(nèi)嵌文件的內(nèi)容。文件既可以用相對(duì)路徑名定義，也可以用全路徑名定義, 例如:

`include " . . / . . /primitives.v"

編譯時(shí)，這一行由文件“../../primitives.v” 的內(nèi)容替代。

3.5.5 `resetall

該編譯器指令將所有的編譯指令重新設(shè)置為缺省值。
`resetall
例如，該指令使得缺省連線(xiàn)類(lèi)型為線(xiàn)網(wǎng)類(lèi)型。

3.5.6 `timescale