硬件描述語言(HDL)是一種用形式化方法來描述數字電路和系統的語言。數字電路系統的設計者利用這種語言可以從上層到下層(從抽象到具體)逐層描述自己的設計思想，用一系列分層次的模塊來表示極其復雜的數字系統。然后利用電子設計自動化(以下簡稱為EDA)工具逐層進行仿真驗證，再把其中需要變為具體物理電路的模塊組合經由自動綜合工具轉換到門級電路網表。接下去再用專用集成電路（ASIC）或現場可編程門陣列（FPGA）自動布局布線工具把網表轉換為具體電路布線結構的實現。

硬件描述語言的發展至今已有近三十年的歷史，并成功地應用于設計的各個階段：建模、仿真、驗證 和綜合等。最近十多年來，用綜合工具把可綜合風格的HDL模塊自動轉換為具體電路發展非常迅速，大大地提高了復雜數字系統的設計生產率。在美國和日本等先進電子工業國，Verilog語言已成為設計數字系統的基礎。

Verilog HDL是硬件描述語言的一種，用于數字電子系統設計。它允許設計者用它來進行各種級別的邏輯設計，可以用它進行數字邏輯系統的仿真驗證、時序分析、邏輯綜合。它是目前應用最廣泛的一種硬件描述語言。據有關文獻報道，目前在美國使用Verilog HDL進行設計的工程師大約有10多萬人，全美國有200多所大學教授用 Verilog 硬件描述語言的設計方法。在我國***地區幾乎所有著名大學的電子和計算機工程系都講授Verilog有關的課程。

Verilog HDL是在1983年，由GDA(GateWay Design Automation)公司的Phil Moorby首創的。Phil Moorby后來成為Verilog-XL的主要設計者和Cadence公司(Cadence Design System)的第一個合伙人。在1984-1985年，Moorby設計出了第一個名為Verilog-XL的仿真器，1986年，他對Verilog HDL的發展又作出了另一個巨大貢獻：即提出了用于快速門級仿真的XL算法。

Verilog HDL和VHDL都是用于邏輯設計的硬件描述語言，并且都已成為IEEE標準。VHDL是在1987年成為IEEE標準，Verilog HDL則在1995年才正式成為IEEE標準。之所以VHDL比Verilog HDL早成為IEEE標準，這是因為VHDL是由美國軍方組織開發的，而Verilog HDL 則是從一個普通的民間公司的私有財產轉化而來，基于Verilog HDL的優越性，才成為的IEEE標準，因而有更強的生命力。

VHDL 其英文全名為VHSIC Hardware Description Language,而VHSIC則是Very High Speed Integerated Circuit的縮寫詞，意為甚高速集成電路,故VHDL其準確的中文譯名為甚高速集成電路的硬件描述語言。

Verilog適合系統級(System)、算法級(Alogrithem)、寄存器傳輸級(RTL)、邏輯級(Logic)、門級(Gate)、電路開關級(Switch)設計，而SystemVerilog是Verilog語言的擴展和延伸，更適用于可重用的可綜合IP和可重用的驗證用IP設計，以及特大型（千萬門級以上）基于IP的系統級設計和驗證。

采用Verilog 輸入法最大的優點是其與工藝無關性。這使得工程師在功能設計、邏輯驗證階段，可以不必過多考慮門級及工藝實現的具體細節，只需要利用系統設計時對芯片的要求，施加不同的約束條件，即可設計出實際電路。實際上這是利用了計算機的巨大能力在EDA工具的幫助下，把邏輯驗證與具體工藝庫匹配、布線及時延計算分成不同的階段來實現從而減輕了人們的繁瑣勞動。

Verilog 是在1983年由GATEWAY公司首先開發成功的，經過諸多改進，于1995年11月正式被批準為Verilog IEEE1364-1995標準，2001年3月在原標準的基礎上經過改進和補充又推出Verilog IEEE1364-2001新標準。2005年10月又推出了Verilog語言的擴展，即SystemVerilog （IEEE 1800-2005 標準）語言，這使得Verilog語言在綜合、仿真驗證和IP模塊重用等性能方面都有大幅度的提高，更加拓寬了Verilog的發展前景。

Verilog HDL的標準化大大加快了Verilog HDL的推廣和發展。由于Verilog HDL設計方法的與工藝無關性，因而大大提高了Verilog模型的可重用性。

我們把功能經過驗證的、可綜合的、實現后電路結構總門數在5000門以上的Verilog HDL模型稱之為“軟核”(Soft Core)。而把由軟核構成的器件稱為虛擬器件,在新電路的研制過程中，軟核和虛擬器件可以很容易地借助EDA綜合工具與其它外部邏輯結合為一體。這樣，軟核和虛擬器件的重用性就可大大縮短設計周期，加快了復雜電路的設計。

我們把在某一種現場可編程門陣列（FPGA）器件上實現的，經驗證是正確的總門數在5000門以上電路結構編碼文件，稱之為“固核”。我們把在某一種專用集成電路工藝的（ASIC）器件上實現的經驗證是正確的總門數在5000門以上的電路結構版圖掩膜，稱之為“硬核”。

從底向上的設計在某種意義上講可以看作上述TOP_DOWN設計的逆過程。雖然設計也是從系統級開始，即從設計樹的樹根開始對設計進行逐次劃分，但劃分時首先考慮的是單元是否存在，即設計劃分過程必須從已經存在的基本單元出發，設計樹最末枝上的單元要么是已經制造出的單元，要么是其它項目已開發好的單元或者是可外購得到的單元。