雖然硅基功率 MOSFET 在過去幾十年中已經得到優化，但它們的電阻已經降低到了可能的極限。但是，對于碳化硅 MOSFET，還不能說同樣的話。在其商業發布十年后，SiC 功率 MOSFET 制造商通常會隨著每一代新器件的發布而將其特定導通電阻降低 30% 至 40%。正如本系列之前的文章（此處和此處）所討論的，低導通電阻對于獲得更小的芯片和器件至關重要，從而提高產量并最終提高利潤。

本文基于PGC 咨詢公司進行的分析，研究了當今的 650-V 和 1，200-V SiC MOSFET，揭示了這些問題，包括柵極氧化物可靠性的優化，這有助于降低比導通電阻，降低碳化硅成本。

在之前的文章中，我們看到了 Si MOSFET 多年來是如何不斷改進的，以及它們如何仍然表現出出色的性能水平。然而，硅非常接近其技術極限，無法進一步降低特定導通電阻。結果，不能進一步增加可以從單個晶片獲得的管芯數量。另一方面，SiC 提供了顯著的改進空間，1，200 V 時的 R DS（on）比理論上可能的值高出 14 倍以上（650 V 時高出 33 倍以上），從而有機會實現更低的開關和傳導損耗比等效額定的硅基 IGBT。

擊穿電壓注意事項

通過比較不同商用 MOSFET 的性能，PGC 咨詢公司發現，具有最低特定導通電阻的同類最佳 650-V MOSFET 實際上在 1，250 V 時擊穿。同樣，同類最佳 1，200-V MOSFET 擊穿電壓降至 1，550 V，如圖 1 的漏源電流與漏源電壓曲線所示。這表明了 SiC 器件的過度設計程度。就上下文而言，最佳的硅器件將被設計為在略高于其額定電壓的情況下擊穿，并具有 50 至 100 V 的裕度。因此，最先進的商用 SiC 器件具有遠高于該電壓等級嚴格要求的漂移區電阻。

圖 1：測得的 650V 和 1，200V 額定 SiC MOSFET 的擊穿電壓

解釋 SiC MOSFET 過額定的主要原因是柵極氧化物的可靠性。雖然 SiC 能夠承受高臨界電場，但柵極氧化物泄漏（及其可靠性）與穿過它的電場成正比。例如，如果一個 650V 的器件在 700V 時真正擊穿，則柵極下方的高電場會導致良率問題，并且在柵極應力老化鑒定期間，很大比例的器件會出現故障。因此，漂移區的過度設計以承受更大的電壓，實際上是降低了 MOSFET 的額定值，以確保柵極可靠性。

SiC MOSFET的分壓電阻

如圖 2 所示，SiC MOSFET 的電阻由不同因素組合而成。其中，唯一與阻斷電壓成函數關系的分量是漂移區電阻 （R Dr ）。所有其他固定電阻元件應小于 R Dr，從而使器件能夠像 Si 器件一樣處于理想的單極極限。

圖 2：影響 SiC MOSFET 電阻的因素

最大的固定電阻包括高摻雜襯底 （R Subs ）、溝道電阻 （R Ch ） 和來自 JFET 區域的電阻 （R JFET ）。此外，總電阻僅考慮器件的有源區域，因此不考慮器件周邊的 SiC 區域，這些區域屬于終端和劃線通道，即不打算承載任何電流的區域。

圖 3：PGC 咨詢模型

圖 3 顯示了 PGC 咨詢公司如何模擬每個組件在確定 650 V 和 1，200 V 額定器件的整體 SiC 特定導通電阻方面的影響。兩種器件之間的主要區別在于漂移區，而其他組件的貢獻實際上與電壓無關。

在固定貢獻者中，通道阻力最大。氧化時，硅和 SiC 都會產生二氧化硅 （SiO 2 ），它是 MOS 晶體管中使用的絕緣體。在硅的情況下，這個過程會產生一個幾乎完美且光滑的界面，不會阻礙電子通過它。然而，當 SiC 被氧化時，它的一些碳仍然被困在 SiO 2 /SiC 界面中，當電子從其下方通過時，這會散射電子。因此，SiC 的溝道遷移率約為 20 至 30 cm 2 /Vs（與硅的 200 cm 2 /Vs 相比），因此，SiC 的每單位長度的溝道電阻是 Si 的 10 倍。

襯底電阻來自SiC的N+起始襯底，具有較高的電阻率。這種電阻通過減薄來降低，大多數芯片制造商正在將制造后 350-μm SiC 襯底的厚度降低到 100–150 μm 的事實證明了這一點。

在平面設計中，可以通過在柵極下方使用更高摻雜的區域（稱為“電荷存儲層”）來降低 JFET 區域的電阻。在溝槽設計中，該組件的貢獻被消除了。

碳化硅限制

可以更新上一篇文章中介紹的 SiC 的單極極限圖，添加空心圓圈，這是在減去估計的封裝電阻后重新計算的同類最佳 MOSFET，并且僅使用模具（見圖4）。

圖 4：增加電阻后修改的單極極限圖

圖 4 中還添加了 SiC 通道和襯底電阻的估計值，表示為與電壓無關的水平線。“降額 SiC 單極極限”曲線表示必須將 MOSFET 降額至其潛在電壓額定值的 50% 以確保柵極氧化物可靠性的效果。最后，點劃線是固定電阻和降額漂移區的添加，顯示了最先進的 SiC 技術。

解決柵極氧化物問題是所有 SiC 芯片制造商的首要任務，因為它有助于降低通道電阻和降額。同時，更薄、電阻更低的基板將有助于進一步降低損耗。