SiC MOSFET具有導通電阻低、反向阻斷特性好、熱導率高、開關速度快等優勢，在高功率、高頻率應用領域中占有重要地位。然而，SiC MOSFET面臨的一個關鍵挑戰是降低特征導通電阻（RON,SP）與提升短路耐受時間(tSC)之間的權衡。以SiC MOSFET應用于半橋電路為例，當低側的開關管開通時，高的dV/dt使高側開關管柵壓出現正向串擾，當該串擾電壓高于閾值電壓時，高側開關管出現誤開通，從而引發短路。此時的電源電壓將瞬間加載在器件的漏極，與柵極電壓共同作用，使器件處于高壓大電流狀態。雖然碳化硅材料的熱導率更高，但由于SiC MOSFET的高功率密度使其在短路時具有更高的瞬時功率，局部高熱將燒毀器件，使系統失效。

本文將系統地探究SiC MOSFET的短路魯棒性，為器件制備工藝、設計、驅動的優化提供科學的指導依據，最終提升器件在實際應用中的魯棒性和穩定性。

短路失效模式

SiC MOSFET的短路失效存在兩種模式：

（1）由于材料之間的熱膨脹系數不同，隨著短路時間的增加，芯片結溫升高，源極金屬、層間介質、柵極Poly三層膜質會由于熱膨脹而產生極大的應力，最終導致圖一所示的層間介質層開裂。當高溫使Al融化進入層間介質的裂縫后，就會引發柵源短路，最終使柵極損壞。這種模式下器件的體二極管通常保持完好，PN結仍保持阻斷能力，因此不會對系統造成太大的損壞；

圖一 SiC MOSFET短路失效模式——柵極損壞[1]

（2）隨著短路時間的增加，芯片結溫升高，芯片內部開始出現本征激發的熱空穴，空穴電流激活了寄生NPN晶體管，進而發生熱失控，電流劇增，如圖二所示，芯片表面嚴重燒毀，融化的金屬導致柵源漏三端短路，進而對系統造成損壞。

圖二 SiC MOSFET短路失效模式——熱失效[2]

實驗平臺介紹

為了評估器件的短路魯棒性，采用圖三所示的短路測試電路拓撲測試：用導線將負載電源與待測器件直接連接，當柵脈沖處于低電平時，器件承受反向耐壓VDD，當柵脈沖處于高電平時，器件開始導通，短時間內器件將流過電源電壓的偏置條件下的飽和電流，它與電源電壓一同作用于待測器件。實驗中，通過逐步遞增短路脈沖寬度的方式來測得器件的最大短路耐受時間。

圖三 SiC MOSFET短路波形產生的電路拓撲結構

短路測試波形如圖四所示：在短路過程的前半部分，柵壓基本不變，但隨著時間的增加，柵壓開始慢慢下降。這是因為隨著短路時間的增加，器件結溫升高，柵極漏電增加，柵電阻開始降低，進而導致柵壓降低。器件的電流隨著柵極的開啟迅速上升，直至飽和電流。達到飽和狀態后，電流隨著短路時間的增加逐漸降低。這是因為器件的結溫升高，體電阻增加。其次，柵壓降低，也會降低器件的導通電流。當短路時間進一步增加，器件的柵控能力降低，開始出現電流拖尾現象。最后，器件開始失效，徹底失去柵控能力[3]。

圖四 SiC MOSFET承受不同時長的短路應力波形

提升短路魯棒性方法

01器件制備端

優化柵氧氧化和鈍化工藝，提升柵氧界面質量。在短路過程中，SiC MOSFET的柵氧化層承受較大的熱應力，會導致柵極電流增加。因此，柵氧可靠性是提升短路魯棒性的一個重要因素。

02器件設計端

①低器件飽和電流，日本三菱電機公司曾提出在源區引入一個更低摻雜的N+區，即串聯了一個源極電阻，以降低短路電流，提升短路魯棒性，但這犧牲了器件導通電阻[4]。

②增加溝道長度，避免電流集中在溝道區導致熱燒毀。東南大學提出在MOSFET P阱區旁引入一個低濃度、淺結深的P區，等效增加了溝道長度，以減小溝道區的碰撞電離率，避免電流集中問題[5]。

③降低P阱區的電阻，抑制寄生晶體管的開啟。增加P阱的摻雜濃度雖然可以降低P阱區電阻，但這會增加器件的閾值電壓、降低器件的擊穿電壓。因此，美國紐約州立大學提出通過溝道注入技術形成深P阱，這降低了P區電阻，同時加強了JFET效應，新結構的飽和電流降低，短路能力提升了4倍[6]。

03電路驅動端

設置短路預保護機制，檢測短路電流或器件兩端電壓，當短路電流/工作電壓超過閾值后，驅動端降低柵極驅動電壓，降低器件的飽和電流，進而延遲短路時間，為短路保護留足充分的啟動時間。

結語

SiC MOSFET的短路可靠性核心挑戰源于高電流密度引發的局部熱積累和柵氧失效。在傳統平面柵結構中，高溫引起金屬/介質層間/柵極Poly的熱膨脹失配，導致層間介質開裂，最終柵源短路。此外，JFET區電流擁擠導致器件局部發熱，進而觸發寄生雙極晶體管導通，最終引發熱失效。這種高功率密度帶來的熱失效迫使平面柵采用犧牲導通特性的設計方案，這限制了其比導通電阻的進一步降低。為突破這一限制，溝槽柵結構通過消除JFET區來降低比導通電阻，但溝槽底部帶來了柵氧電場集中問題，導致短路耐受時間縮短。為了提高溝槽MOS結構的短路魯棒性，往往需要在槽底注入P屏蔽區或者采用雙溝槽結構將電場往下拉，來降低槽底柵氧電場，但這同時也會帶來短路時間和導通電阻的折中問題。對于3.3kV及以上高壓，往往需要采用超結結構來降低器件的比導通電阻。然而，P柱的存在會影響短路期間電流的橫向擴散，進而加劇局部溫升，極大降低短路耐受時間，因此改善P柱布局、降低超結結構熱阻系數是未來超結結構的一個重要研究方向。