德州儀器PLL1705/PLL1706：低抖動多時鐘發生器的卓越之選

在電子設計領域，時鐘發生器對于系統的穩定運行起著至關重要的作用。今天，我們就來深入了解一下德州儀器（TI）推出的兩款低抖動多時鐘發生器——PLL1705和PLL1706。

文件下載：pll1706.pdf

產品概述

PLL1705和PLL1706是低成本的鎖相環（PLL）多時鐘發生器，二者使用相同的芯片，除了模式控制外電氣特性相同。它們能夠以27-MHz的參考輸入頻率產生四個系統時鐘和兩個27-MHz的緩沖時鐘，為多種應用場景提供了靈活且穩定的時鐘解決方案。

產品特性

• 豐富的時鐘輸出：支持多種音頻系統時鐘輸出，如SCKO0固定輸出33.8688 MHz，SCKO1可選擇輸出384 fS或768 fS（(f{S}=44.1 kHz)），SCKO2輸出256 fS，SCKO3輸出384 fS，且支持多種采樣頻率（(f{S}=32)、44.1、48、64、88.2、96 kHz）。
• 低抖動性能：典型時鐘抖動僅為50 ps，能夠滿足高性能音頻DAC和ADC對低抖動的要求。
• 單電源供電：采用3.3-V單電源供電，簡化了電源設計。
• 多種控制方式：PLL1705支持并行控制，PLL1706支持串行控制，滿足不同的設計需求。
• 封裝形式：采用20引腳SSOP（150 mil）封裝，且為無鉛封裝。

應用領域

PLL1705和PLL1706在多個領域都有廣泛的應用，特別是在基于MPEG - 2的系統中，如DVD播放器、多媒體PC的DVD附加卡、數字高清電視系統和機頂盒等。它們能夠為這些系統中的音頻處理提供穩定的時鐘信號，確保音頻質量。

技術細節

電氣特性

在(T{A}=25^{circ} C)，(V{DD1}-V{DD3}(=V{DD})=V{CC}=3.3 V)，(f{M}=27 MHz)晶體振蕩，(f_{S}=48 kHz)的條件下，PLL1705和PLL1706展現出了良好的電氣性能。

• 數字輸入/輸出：邏輯輸入與CMOS兼容，輸入邏輯電平、電流等參數都有明確的規范。
• 主時鐘特性：主時鐘頻率穩定在27 MHz左右，具有合適的輸入電平、電流，輸出電壓、上升時間、下降時間和占空比等參數也符合設計要求，時鐘抖動典型值為50 ps。
• PLL交流特性：各個系統時鐘輸出頻率穩定，輸出上升時間、下降時間和占空比都在合理范圍內，輸出時鐘抖動典型值為50 ps，頻率穩定時間和上電時間也有相應的規定。
• 電源要求：電源電壓范圍為2.7 - 3.6 V，典型供電電流為19 mA，功耗在63 - 90 mW之間，還支持電源關斷模式。

引腳分配與功能

PLL1705和PLL1706的引腳分配明確，每個引腳都有特定的功能。例如，AGND為模擬地，CSEL用于SCKO1頻率選擇控制，MCKO1和MCKO2為27-MHz主時鐘輸出，SCKO0 - 3為系統時鐘輸出等。

工作原理

PLL1705/6由雙PLL時鐘和主時鐘發生器組成，主時鐘可以是XT1和XT2之間的晶體振蕩器，也可以是XT1的外部輸入（此時XT2必須開路）。PLL電路通過對輸入的27-MHz主時鐘進行處理，產生所需的系統時鐘。

功能控制

• PLL1705（并行模式）：可以通過SR、FS1和FS2引腳選擇采樣頻率組和采樣率。
• PLL1706（串行模式）：通過ML、MC和MD三個引腳組成的三線接口進行控制，可以實現采樣頻率選擇、采樣率選擇、時鐘輸出使能/禁用和電源關斷等功能。

性能曲線

從典型性能曲線中可以看出，時鐘抖動與采樣頻率、電源電壓、自由空氣溫度和負載電容等因素有關。在實際設計中，需要根據具體的應用場景和要求，合理選擇這些參數，以確保時鐘抖動在可接受的范圍內。同時，占空比也會受到電源電壓和自由空氣溫度的影響。

連接與應用

在連接電路方面，PLL1705和PLL1706有四個數字和模擬電源地，但建議使用一個公共接地連接，以避免閂鎖或其他電源相關問題。電源應盡可能靠近器件進行旁路處理。在MPEG - 2應用中，它們能夠為音頻解碼器、CD - DA/DVD DSP和DAC等提供音頻系統時鐘。

注意事項

在使用PLL1705和PLL1706時，需要注意ESD防護，因為這些集成電路可能會受到ESD損壞。同時，要注意絕對最大額定值，避免超過這些額定值導致器件永久性損壞。

總的來說，PLL1705和PLL1706是兩款性能出色的多時鐘發生器，能夠為電子工程師在音頻系統設計中提供穩定、靈活的時鐘解決方案。大家在實際應用中，有沒有遇到過類似時鐘發生器的使用問題呢？歡迎在評論區分享交流。