北京-1月22日，由ODCC(開(kāi)放數(shù)據(jù)中心委員會(huì))主辦的2026超節(jié)點(diǎn)大會(huì)在北京順利舉辦。本次大會(huì)圍繞超節(jié)點(diǎn)部件、超節(jié)點(diǎn)協(xié)議、超節(jié)點(diǎn)管理、超節(jié)點(diǎn)應(yīng)用四大板塊，邀請(qǐng)頭部互聯(lián)網(wǎng)廠商、通信、行業(yè)客戶、設(shè)備制造等行業(yè)大咖齊聚北京帶來(lái)深入產(chǎn)業(yè)的一線洞察。奇異摩爾作為ODCC核心成員單位發(fā)表主題演講《超節(jié)點(diǎn)協(xié)議的需求與挑戰(zhàn)：芯粒技術(shù)如何加速破局》，提及了超節(jié)點(diǎn)系統(tǒng)互聯(lián)所面臨的嚴(yán)峻協(xié)議挑戰(zhàn)，并系統(tǒng)性地闡釋了芯粒技術(shù)如何為這一關(guān)鍵瓶頸提供創(chuàng)新性的解決方案與發(fā)展路徑。

作為對(duì)奇異摩爾公司貢獻(xiàn)的認(rèn)可，在本次大會(huì)的超節(jié)點(diǎn)推進(jìn)計(jì)劃發(fā)布儀式上，奇異摩爾被正式授予 “超節(jié)點(diǎn)推進(jìn)計(jì)劃成員單位” 殊榮。同時(shí)，公司聯(lián)合創(chuàng)始人?？|受聘擔(dān)任 “超節(jié)點(diǎn)推進(jìn)計(jì)劃專家成員” 。這一雙重身份標(biāo)志著奇異摩爾將從組織與實(shí)踐雙重層面，更深入地與超節(jié)點(diǎn)應(yīng)用領(lǐng)域伙伴攜手，共同推進(jìn)高性能超節(jié)點(diǎn)基礎(chǔ)設(shè)施的構(gòu)建與創(chuàng)新。

奇異摩爾持續(xù)積極參與到超節(jié)點(diǎn)標(biāo)準(zhǔn)的建設(shè)中。2023年開(kāi)始，奇異摩爾作為最早批生態(tài)成員參與到由中國(guó)移動(dòng)主導(dǎo)的OISA1.0協(xié)議制定工作中，奠定超節(jié)點(diǎn)互聯(lián)基礎(chǔ)。2024年，公司參與由ODCC(開(kāi)放數(shù)據(jù)中心委員會(huì))牽頭的ETH-X協(xié)議制定，并正式加入U(xiǎn)ALink聯(lián)盟，持續(xù)拓展生態(tài)互通性。2025年，公司參與OISA2.0協(xié)議制定，全線產(chǎn)品均支持OISA標(biāo)準(zhǔn)，并建立OISA驗(yàn)證平臺(tái)，著力推動(dòng)標(biāo)準(zhǔn)落地。同年支持SUE標(biāo)準(zhǔn)，并加入ESUN工作組。

MoE模型訓(xùn)推對(duì)

超節(jié)點(diǎn)的核心需求與挑戰(zhàn)

MoE模型通過(guò)稀疏激活連接千億到萬(wàn)億級(jí)參數(shù)專家網(wǎng)絡(luò)，其路由計(jì)算模式導(dǎo)致專家并行依賴于全局All-to-All通信。這要求高速互聯(lián)的超節(jié)點(diǎn)架構(gòu)支撐數(shù)據(jù)(Token、激活值、KV-Cache)在各專家GPU間的高頻交換，通信帶寬與延遲成為系統(tǒng)性能的決定性瓶頸。

帶寬需求的剛性增長(zhǎng)

在512卡超節(jié)點(diǎn)內(nèi)：互聯(lián)帶寬需求達(dá)數(shù)百GB/s級(jí)，為MoE專家并行的帶寬要求。

1024卡及以上大規(guī)模集群：帶寬需求躍升至TB/s級(jí)，成為影響擴(kuò)展性的關(guān)鍵基礎(chǔ)設(shè)施瓶頸。

端到端延遲的嚴(yán)苛要求

All-to-All通信占比超過(guò)計(jì)算周期的 5-10%，即觸發(fā)系統(tǒng)效率非線性下降的臨界點(diǎn)。為維持效率，端到端通信時(shí)延需控制在微秒級(jí)(<10 μs)，對(duì)互聯(lián)架構(gòu)提出極限挑戰(zhàn)。

訓(xùn)練影響：通信耗時(shí)高引發(fā)尾延遲，導(dǎo)致多數(shù)GPU等待少數(shù)卡，整體訓(xùn)練迭代時(shí)間被拉長(zhǎng)，MFU顯著降低。

推理影響：首Token延遲對(duì)網(wǎng)絡(luò)RTT極度敏感，逐Token的串行依賴使任何微小網(wǎng)絡(luò)延遲被放大累積，直接損害用戶體驗(yàn)與系統(tǒng)吞吐量。

網(wǎng)絡(luò)流量與優(yōu)化路徑

MoE動(dòng)態(tài)路由產(chǎn)生海量小數(shù)據(jù)包，要求網(wǎng)絡(luò)具備極低的協(xié)議開(kāi)銷以避免有效帶寬被吞噬。采用量化(如FP8)、稀疏化及壓縮技術(shù)，可直接減少50%-90%的通信量，是應(yīng)對(duì)此挑戰(zhàn)的核心技術(shù)方向。

超節(jié)點(diǎn)協(xié)議的現(xiàn)狀和挑戰(zhàn)

AI快速演進(jìn)與硬件標(biāo)準(zhǔn)迭代的“時(shí)差”

當(dāng)前挑戰(zhàn)的根源在于 “軟節(jié)奏”與“硬周期”的錯(cuò)配。AI模型架構(gòu)(如從Dense模型向MoE專家模型方向探索)與算力需求正以“季度”甚至“月”為單位演進(jìn)，要求互聯(lián)協(xié)議必須支持近乎線性的萬(wàn)卡級(jí)擴(kuò)展能力。然而，從標(biāo)準(zhǔn)制定、芯片流片到生態(tài)成熟的硬件迭代周期，往往以“年”計(jì)。這種“時(shí)差”導(dǎo)致最先進(jìn)的AI構(gòu)想，常受限于當(dāng)前可用互聯(lián)技術(shù)的天花板，形成發(fā)展瓶頸，互聯(lián)成本高昂。

生態(tài)博弈：

私有確定性 vs. 開(kāi)放靈活性的兩難

私有協(xié)議之路：以特定廠商技術(shù)棧為核心的私有協(xié)議，通過(guò)芯片與網(wǎng)絡(luò)的垂直整合，在性能、延遲與確定性達(dá)到不錯(cuò)的性能，但生態(tài)封閉;用戶面臨供應(yīng)商鎖定，議價(jià)能力減弱，且整個(gè)體系的創(chuàng)新步伐完全依賴于單一廠商的技術(shù)路線圖。

開(kāi)放協(xié)議之路：生態(tài)潛力大，廠商共建標(biāo)準(zhǔn)，打破壟斷，實(shí)現(xiàn)跨品牌設(shè)備的互操作性，給予用戶更多選擇。但生態(tài)之間依賴多方深度技術(shù)協(xié)同，導(dǎo)致短期內(nèi)多種標(biāo)準(zhǔn)并行的情況仍將持續(xù)，碎片化問(wèn)題難以迅速解決。當(dāng)前跨廠商、跨集群的互聯(lián)互通成本居高不下。比如芯片廠商需要為不同的協(xié)議設(shè)計(jì)不同的接口和兼容層，增加芯片開(kāi)發(fā)面積、功耗和研發(fā)復(fù)雜度。

奇異摩爾在超節(jié)點(diǎn)領(lǐng)域的核心優(yōu)勢(shì)

針對(duì)上述行業(yè)痛點(diǎn)，奇異摩爾業(yè)內(nèi)首創(chuàng)通用超節(jié)點(diǎn)互聯(lián)芯粒Kiwi G2G IOD旨在為紛繁復(fù)雜的國(guó)產(chǎn)AI芯片生態(tài)提供了一個(gè)統(tǒng)一的 “互聯(lián)底座” 。通過(guò)技術(shù)架構(gòu)革新，芯粒將互聯(lián)功能專用化，讓主算力芯片可專注于計(jì)算。

從行業(yè)背景看，目前芯粒基礎(chǔ)條件已經(jīng)成熟，主要表現(xiàn)在以下四個(gè)方面：

1英偉達(dá)、AMD等多家頭部廠商的計(jì)算芯片廣泛轉(zhuǎn)向芯粒架構(gòu);

2異構(gòu)集成技術(shù)日趨成熟;

3D2D接口標(biāo)準(zhǔn)化;

4部分先鋒廠商已采用超節(jié)點(diǎn)互聯(lián)芯粒(如Rubin中的NVLink Fusion及Ascend中的Nimbus)。

(NVLink融合：xPU通過(guò) NVLink Chiplet訪問(wèn) NVLink)

隨著超節(jié)點(diǎn)未來(lái)往512-1024卡互聯(lián)規(guī)模演進(jìn)，相比傳統(tǒng)的計(jì)算芯片集成IP的方式，超節(jié)點(diǎn)互聯(lián)芯粒有望憑借其和計(jì)算完全解耦、靈活配置芯粒數(shù)目的物理形態(tài)優(yōu)勢(shì)，僅使用非先進(jìn)工藝節(jié)點(diǎn)，也能將xPU互聯(lián)帶寬最大提升至2TBbps，超越NVLink 5.0 的1.8TB的帶寬性能。(基于UCIe 32Gbps/Lane，Serdes 112Gbps/Lane假設(shè))。

此外，集成超節(jié)點(diǎn)IP的方案通常會(huì)占用計(jì)算Die 20-30%的工藝面積，面對(duì)未來(lái)參數(shù)規(guī)模更大、并行計(jì)算更復(fù)雜的大模型趨勢(shì)，將寶貴面積留給計(jì)算核心已成為下一代xPU芯片的關(guān)鍵設(shè)計(jì)考量。Kiwi超節(jié)點(diǎn)互聯(lián)芯粒通過(guò)和計(jì)算Die解耦的方式，占用計(jì)算Die的面積僅為1~2mm2(UCIe Adv)，10~20mm2(UCIe Std)，極大優(yōu)化計(jì)算面積利用率。

(超節(jié)點(diǎn)IP vs 超級(jí)點(diǎn)互聯(lián)芯粒計(jì)算面積占用)

奇異摩爾持續(xù)推進(jìn)超節(jié)點(diǎn)以太鏈路效率

標(biāo)準(zhǔn)的以太網(wǎng)IP/UDP 報(bào)頭是為異構(gòu)芯片網(wǎng)絡(luò)而設(shè)計(jì)的，然而Scale-up超節(jié)點(diǎn)互聯(lián)使用的是域內(nèi)同構(gòu)芯片聯(lián)接方式，以小包傳輸占主流流量，所以使用傳統(tǒng)標(biāo)準(zhǔn)的以太網(wǎng)IP/UDP報(bào)文對(duì)于超節(jié)點(diǎn)同構(gòu)網(wǎng)絡(luò)來(lái)說(shuō)是一種負(fù)擔(dān)。奇異摩爾持續(xù)賦能OISA 超節(jié)點(diǎn)互聯(lián)生態(tài)，聯(lián)合生態(tài)合作伙伴通過(guò)去除MAC以及IP報(bào)文頭中的冗余字段以及在同構(gòu)網(wǎng)絡(luò)中非必須的字段,對(duì)Scale-up網(wǎng)絡(luò)報(bào)文頭進(jìn)行了優(yōu)化, 使其報(bào)文傳輸開(kāi)銷相比標(biāo)準(zhǔn)的ETH/IP/UDP報(bào)文封裝有顯著的提升。

(以太鏈路效率對(duì)比 )

綜合而言，超節(jié)點(diǎn)芯粒在互聯(lián)帶寬方面擴(kuò)展性能更優(yōu)，研發(fā)成本更低、研發(fā)周期也更短，且具備更強(qiáng)的靈活性，能支持不同的協(xié)議包括SUE、OISA、ETH-X，和未來(lái)其他主流協(xié)議，從而滿足不同廠商不同場(chǎng)景的需求，在生態(tài)百花齊放的Scale Up系統(tǒng)中支持多協(xié)議類型及其升級(jí)，從而降低持續(xù)研發(fā)難度和開(kāi)發(fā)成本。

從當(dāng)前整個(gè)AI產(chǎn)業(yè)鏈發(fā)展看，模型的復(fù)雜化帶來(lái)諸多新瓶頸，單純堆砌硬件已經(jīng)較難大幅提升訓(xùn)練效率，而硬件面臨摩爾定律失效，硬件紅利急速衰減的情況，僅依靠原本各環(huán)節(jié)“單點(diǎn)技術(shù)創(chuàng)新”的模式，很難滿足AI大模型的訓(xùn)練需求。在此背景下，軟硬件全棧協(xié)同的新范式成為趨勢(shì)，其將對(duì)算力的實(shí)際轉(zhuǎn)化效率、商業(yè)落地的成本和速度有極大提升，有效幫助大模型的快速迭代，也是AI產(chǎn)業(yè)走向成熟和深化的必由之路。