探索DS90CR481/DS90CR482：48位LVDS通道鏈路SER/DES的卓越性能

在高速數據傳輸的領域中，LVDS（低電壓差分信號）技術憑借其低功耗、高抗干擾能力和高速率傳輸的優勢，成為了眾多電子工程師的首選。今天，我們將深入探討德州儀器（TI）的DS90CR481/DS90CR482 48位LVDS通道鏈路SER/DES芯片組，了解它的特性、應用以及設計要點。

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芯片概述

DS90CR481作為 transmitter，負責將48位的CMOS/TTL數據轉換為八個LVDS數據流，并通過第九個LVDS鏈路并行傳輸一個鎖相的發送時鐘。而DS90CR482作為 receiver，則將LVDS數據流轉換回48位的LVCMOS/TTL數據。在112MHz的發送時鐘頻率下，每個LVDS數據通道的傳輸速率可達672Mbps，數據吞吐量高達5.38Gbit/s；在66MHz時鐘下，數據吞吐量為3.168Gbit/s。

特性亮點

高帶寬支持

支持65 - 112MHz的輸入時鐘，在66MHz時鐘下可實現3.168Gbits/sec的帶寬，在112MHz時鐘下帶寬更是高達5.376Gbits/sec，能夠滿足高速數據傳輸的需求。

減少線纜和連接器尺寸

通過數據線路的復用，大幅減少了線纜的使用。傳統的長距離并行單端總線通常需要為每個有效信號配備一根地線，且抗噪聲能力有限。而使用DS90CR481/DS90CR482芯片組，僅需19根導體（8對數據線、1對時鐘線和至少一根地線），相比之下，線纜寬度減少了80%，不僅降低了系統成本，還減小了連接器的物理尺寸和成本，同時降低了屏蔽要求。

預加重和直流平衡編碼

預加重功能可在LVDS邏輯轉換期間增加額外電流，減少線纜負載效應。通過在“PRE”引腳施加0.75V至Vcc的直流電壓來設置預加重強度，輸入電壓越高，數據轉換期間的動態電流越大。直流平衡編碼則可減少符號間干擾（ISI），在長電纜應用中尤為有用。

電纜去斜功能

在直流平衡模式下（DS90CR481的BAL引腳為高電平）支持電纜去斜功能。當接收器的“DESKEW”引腳設置為高電平時，可對獨立差分對之間的信號進行去斜，最大去斜范圍為±1個LVDS數據位時間（時鐘速率最高可達80MHz）。

抗時鐘抖動

發射器設計用于抑制輸入時鐘的周期到周期抖動，將極低的周期到周期抖動傳遞到發射器輸出，提高了數據采樣的準確性。

應用信息

新特性描述

• 預加重：在LVDS邏輯轉換期間增加額外電流，減少線纜負載效應。通過“PRE”引腳的直流電壓設置預加重強度，不同的電阻值對應不同的預加重水平。需要注意的是，預加重設置不當可能會產生過多噪聲并增加功耗，長度小于2米的電纜通常不需要預加重。
• 直流平衡：在每個LVDS數據信號線上額外傳輸一個直流平衡位（DCBAL），以最小化信號線上的短期和長期直流偏置。通過計算當前字的數據差異和運行字差異來確定數據是否反轉傳輸。直流平衡模式在長電纜應用（通常長度大于5米）中非常有用。
• 去斜：僅在直流平衡模式下支持。通過將接收器的“DESKEW”引腳設置為高電平，并將發射器的“DS_OPT”引腳低電平保持至少四個時鐘周期，可完成去斜操作。去斜功能可獨立調整每個數據通道，步長為1/3位時間，范圍為理想選通位置的±1 TBIT。

時鐘抖動

發射器能夠有效抑制輸入時鐘的周期到周期抖動，確保極低的周期到周期抖動傳遞到輸出端。在設計中，應盡量減少電源噪聲，并使用低抖動的時鐘源，以進一步降低輸出抖動。

功率下降

發射器和接收器均提供功率下降功能。當PD引腳被激活（低電平）時，通過電源引腳的電流消耗最小化，PLL關閉。發射器輸出處于三態，接收器輸出被強制為低電平。

配置

發射器通常設計為連接到單個接收器負載，即點對點配置。在某些限制條件下，也可以驅動多個接收器負載，但只有最后一個接收器應提供終端電阻，以確保驅動器看到100歐姆的直流負載。

電纜終端

為了確保正常運行，需要在接收器輸入端附近放置一個終端電阻，其阻值應等于所驅動介質的差分阻抗，通常為90 - 132歐姆，常見值為100歐姆。

背板應用配置

在背板應用中，若差分線阻抗為100Ω，可通過走線布局控制差分線對之間的偏斜。發射器的“DS_OPT”引腳可設置為高電平，對于短PCB距離走線，通常不需要預加重，“PRE”引腳可留空。

電纜互連應用配置

在需要長電纜驅動能力的應用中，可利用芯片組的直流平衡數據傳輸和預加重功能。根據電纜長度和頻率選擇合適的預加重電壓，以確保低失真的眼圖。

設計要點

電源旁路

在電源引腳附近使用旁路電容，推薦使用0.1μF的高頻陶瓷電容，若空間允許，可并聯一個0.01μF的電容。在PLLVCC引腳和LVDSVCC引腳附近建議使用4.7 - 10 μF的大容量電容。

輸入信號質量

輸入信號質量應符合數據手冊要求，避免過沖超過絕對最大規格。對于長傳輸線，應采用終端匹配；若發射器由可編程驅動強度的設備驅動，建議將數據輸入設置為弱驅動，以防止傳輸線效應。

未使用的LVDS輸出

未使用的LVDS輸出通道應在發射器輸出引腳處用100歐姆電阻進行終端匹配。

LVDS互連準則

遵循100Ω耦合差分對的原則，采用S/2S/3S規則進行間距設置，盡量減少過孔數量，使用差分連接器，保持走線平衡，最小化線對內和線對間的偏斜，并在靠近接收器輸入端進行終端匹配。

接收器輸出驅動強度

DS90CR482輸出指定負載為8pF，$V{OH}$和$V{OL}$在±2mA下測試，適用于1或2個負載。若需要高扇出或長傳輸線驅動能力，建議對接收器輸出進行緩沖。

總結

DS90CR481/DS90CR482芯片組以其高帶寬、低功耗、抗干擾能力強等優點，為高速數據傳輸提供了可靠的解決方案。在實際應用中，電子工程師們需要根據具體需求，合理配置芯片的各項功能，并注意設計要點，以確保系統的穩定性和性能。你在使用LVDS芯片組時遇到過哪些挑戰？又是如何解決的呢？歡迎在評論區分享你的經驗。