探索DS90CR285/DS90CR286：高效數據傳輸的理想之選

在電子設計領域，數據傳輸的高效性和穩定性一直是工程師們關注的重點。今天，我們將深入探討德州儀器（TI）的DS90CR285/DS90CR286芯片組，這對組合在數據傳輸方面表現卓越，為眾多應用場景提供了可靠的解決方案。

文件下載：ds90cr285.pdf

芯片特性亮點

低功耗與高性能并存

DS90CR285/DS90CR286采用單+3.3V電源供電，芯片組（發射端+接收端）典型功耗低于250mW，在掉電模式下總功耗甚至低于0.5mW。如此低的功耗，對于需要長時間運行的設備來說，無疑是一大優勢。同時，它還能提供高達231MBytes/sec的帶寬和1.848Gbps的數據吞吐量，滿足了高速數據傳輸的需求。

優化設計帶來多重優勢

• 縮小電纜尺寸：采用窄總線設計，有效減少了電纜的使用量，降低了系統成本，同時減小了連接器的物理尺寸和成本。
• 低電磁干擾：290mV擺幅的LVDS器件，降低了電磁干擾（EMI），提高了系統的穩定性。
• 寬共模范圍：+1V的共模范圍（以+1.2V為中心），增強了芯片對信號干擾的抵抗能力。
• 無需外部組件：PLL（鎖相環）無需外部組件，簡化了設計過程，降低了設計難度。
• 小巧封裝：兩款芯片均采用低輪廓56引腳TSSOP封裝，節省了電路板空間。
• 上升沿數據選通：支持上升沿數據選通，與TIA/EIA - 644 LVDS標準兼容，提高了數據傳輸的準確性。
• 高靜電防護：ESD評級大于7kV，增強了芯片的可靠性和穩定性。
• 寬工作溫度范圍：工作溫度范圍為 - 40°C至 + 85°C，適用于各種惡劣環境。

工作原理剖析

發射端DS90CR285

DS90CR285發射端將28位的LVCMOS/LVTTL數據轉換為四個LVDS（低壓差分信號）數據流。同時，一個鎖相的發射時鐘通過第五個LVDS鏈路與數據流并行傳輸。在每個發射時鐘周期，28位輸入數據被采樣并傳輸。

接收端DS90CR286

DS90CR286接收端則將LVDS數據流轉換回28位的LVCMOS/LVTTL數據。以66MHz的發射時鐘頻率為例，每個LVDS數據通道以462Mbps的速率傳輸28位TTL數據，數據吞吐量可達1.848Gbit/s（231Mbytes/s）。

數據復用減少電纜需求

數據線路的復用大大減少了電纜的使用。傳統的長距離并行單端總線通常需要為每個有效信號配備一根地線，且抗噪聲能力有限。而使用DS90CR285/DS90CR286芯片組，僅需11根導體（4對數據線、1對時鐘線和至少1根地線），相比之下，電纜寬度減少了80%。

電氣特性解讀

直流特性

文檔詳細列出了LVCMOS/LVTTL、LVDS驅動器和LVDS接收器的直流特性參數，包括輸入輸出電壓、電流等。這些參數為工程師在設計電路時提供了重要的參考依據，確保芯片在不同工作條件下都能穩定運行。

開關特性

發射端和接收端的開關特性參數也被明確給出，如LVDS信號的高低電平轉換時間、時鐘輸入輸出的延遲時間等。了解這些參數有助于工程師優化電路設計，提高數據傳輸的準確性和穩定性。

應用設計要點

電纜選擇

在選擇電纜時，需要考慮其對差分LVDS對的支持能力。28位的DS90CR285/DS90CR286芯片組需要五對信號線，理想的電纜/連接器接口應具有恒定的100Ω差分阻抗。同時，為了保證在接收器處有足夠的數據采樣窗口，建議電纜偏斜在66MHz時鐘速率下保持在150ps以下。常見的電纜類型包括扁平帶狀電纜、柔性電纜、雙絞線和雙同軸電纜，不同類型的電纜適用于不同的應用場景。

電路板布局

為了充分發揮LVDS技術在降低噪聲和EMI方面的優勢，在電路板布局時需要注意以下幾點：

• 差分對的線路應相鄰布置，以消除其他信號的干擾，并充分利用差分信號的噪聲抵消特性。
• 盡量保持差分對信號走線長度相等，減少阻抗不連續性。
• 限制阻抗不連續性，減少過孔數量，避免走線出現90度角。
• 確保差分走線阻抗與所選物理介質的差分阻抗匹配，并與接收器輸入處的終端電阻值一致。
• 將CHANNEL LINK TxOUT/RxIN引腳盡量靠近電路板邊緣，減少PCB走線長度。

未使用引腳處理

發射端TxIN的所有未使用輸入必須接地，接收端RxOUT的所有未使用輸出則應懸空。

終端電阻

由于采用電流模式驅動器，需要在接收器輸入處跨接一個終端電阻。通常，CHANNEL LINK芯片組在接收器輸入的每個差分對上需要一個100Ω的電阻，實際電阻值應根據電纜的差分模式特性阻抗進行選擇。

去耦電容

為了減少開關噪聲對性能的影響，建議在每個VCC和接地平面之間并聯三個去耦電容（多層陶瓷表面貼裝形式），電容值分別為0.1μF、0.01μF和0.001μF。

時鐘抖動控制

芯片組采用PLL來生成和恢復通過LVDS接口傳輸的時鐘。為了確保時鐘輸入為干凈的低噪聲信號，需要對每個VCC進行單獨的旁路接地，以減少傳遞到PLL的噪聲，從而產生低抖動的LVDS時鐘。

共模與差模噪聲裕量

LVDS的典型信號擺幅為300mV，以+1.2V為中心。CHANNEL LINK接收器支持100mV的閾值，提供約200mV的差分噪聲裕量。同時，LVDS支持從地到+2.4V的輸入電壓范圍，允許由于地電位差異和共模噪聲導致的中心點±1.0V的偏移。

電源排序與掉電模式

發射端的輸出在電源達到2V之前保持三態，當VCC達到3V且掉電引腳高于1.5V后10ms，時鐘和數據輸出開始切換。通過斷言掉電引腳（低電平有效），可以隨時將芯片置于掉電模式，每個器件的總功耗將降至5μW（典型值）。此外，芯片組還具備自我保護功能，能夠應對發射端或接收端意外掉電的情況。

總結

DS90CR285/DS90CR286芯片組以其低功耗、高性能、優化設計等諸多優勢，成為了數據傳輸應用中的理想選擇。在實際設計過程中，工程師需要根據具體的應用場景，合理選擇電纜、優化電路板布局、處理未使用引腳、設置終端電阻和去耦電容等，以確保芯片組能夠發揮出最佳性能。希望本文能為電子工程師們在使用DS90CR285/DS90CR286芯片組時提供一些有價值的參考。大家在使用過程中遇到過哪些問題呢？又是如何解決的呢？歡迎在評論區分享交流。