探索DS90CR486：高性能48位通道鏈路解串器的技術剖析與應用指南

在高速數據傳輸的領域中，DS90CR486作為一款133MHz、48位通道鏈路解串器，以其高達6.384Gbps的吞吐量，成為眾多應用場景下的理想選擇。本文將深入剖析DS90CR486的特性、電氣參數、工作模式以及應用要點，為電子工程師們提供全面的設計參考。

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芯片特性概述

高吞吐量與寬時鐘支持

DS90CR486支持66MHz至133MHz的輸入時鐘，最高能實現6.384Gbps的吞吐量，滿足了高速數據傳輸的需求。

電纜與成本優化

通過電纜去斜功能和直流平衡技術，減少了電纜和連接器的尺寸與成本。同時，直流平衡還降低了碼間干擾（ISI）失真，適用于點對點背板或電纜應用。

低功耗與易設計

芯片功耗較低，在133MHz時典型功耗為890mW。采用直通式引腳布局，便于PCB設計，且供電電壓為+3.3V，采用100引腳TQFP封裝，符合TIA/EIA - 644 - A - 2001 LVDS標準。

電氣參數詳解

絕對最大額定值

了解芯片的絕對最大額定值對于確保其安全運行至關重要。DS90CR486的供電電壓范圍為 - 0.3V至 + 3.6V，LVCMOS/LVTTL輸出電壓、LVDS接收器輸入電壓等也都有相應的限制。此外，芯片的結溫、存儲溫度、焊接溫度等參數也需嚴格遵守，以避免損壞芯片。

推薦工作條件

為了使芯片性能達到最佳，推薦的工作條件包括供電電壓在3.14V至3.46V之間，工作環境溫度在 - 10℃至 + 70℃之間，接收器輸入范圍為0V至2.4V，供電噪聲電壓不超過100mVpp，輸入時鐘頻率在66MHz至133MHz之間。

電氣特性

DS90CR486的電氣特性涵蓋了LVCMOS/LVTTL直流規格、LVDS接收器直流規格以及接收器供電電流等方面。例如，LVCMOS/LVTTL輸入的高電平閾值、低電平閾值，LVDS接收器的差分輸入高閾值、低閾值等參數，都對芯片的正常工作起著關鍵作用。

工作模式與功能

DC平衡模式

DC平衡模式通過在每個LVDS數據信號線上額外傳輸一個直流平衡位（DCB），來最小化信號線上的短期和長期直流偏置。通過計算運行字差異和當前數據差異，決定數據是原封不動傳輸還是取反傳輸，從而實現直流平衡。該模式在BAL引腳置高時開啟。

去斜功能

“DESKEW”功能可補償數據信號之間的固定互連偏斜。在設備上電時，去斜初始化或校準會自動進行，也可在設備上電后通過向DESKEW引腳施加持續時間大于四個時鐘周期的脈沖來重新啟動校準。校準需要4096個時鐘周期完成，在此期間不采樣RxIN數據，數據輸出為低電平。

掉電功能

芯片提供掉電功能，當PD引腳置低時，通過電源引腳的電流消耗最小化，PLL關閉，接收器輸出被強制為低電平。正常工作時，PD引腳需連接到2.5V至Vcc的輸入電平。

應用要點與配置

系統配置

DS90CR486芯片組通常用于點對點配置，也可驅動多個接收器負載，但需滿足一定限制。只有終端接收器應在差分對上提供終端電阻，其他接收器不能對信號造成負載，因此從線路到接收器輸入的分支長度必須保持很短。

電纜終端

為了確保芯片正常工作，需要使用終端電阻，其阻值應等于所驅動介質的差分阻抗，通常在90至132歐姆之間，100歐姆是標準100歐姆雙絞線電纜常用的典型值。終端電阻應盡可能靠近接收器輸入放置，以減少分支長度。

背板應用配置

在背板應用中，若差分線路阻抗為100Ω，可通過走線布局控制差分線路對之間的偏斜。此時，發射器DS90CR485的“DS_OPT”引腳可置高。對于PCB距離較短的背板應用，通常不需要發射器的預加重功能，“PRE”引腳可留空。

電源旁路

電源引腳必須使用旁路電容，不同引腳為電路的不同部分供電，因此除特定引腳外，所有電源引腳附近都應放置電容。建議使用高頻陶瓷電容（推薦表面貼裝），靠近每個電源引腳放置0.1μF電容，如有空間，可并聯0.01μF電容。此外，在PLLVCC引腳和LVDSVCC引腳附近推薦使用4.7至10μF的大容量電容。

LVDS互連指南

在LVDS互連中，應使用100Ω耦合差分對，遵循S/2S/3S間距規則，盡量減少過孔數量，在高于500Mbps的線速度下使用差分連接器，保持走線平衡，最小化對內和對間的偏斜，并盡可能靠近接收器輸入進行終端匹配。

不同配置下的去斜操作

DS90CR486在不同配置下的去斜操作有所不同，具體如下：

配置1

DS90CR481/483和DS90CR484在DC平衡開啟（BAL = High，33MHz至80MHz）時，發射器DS90CR481/483的DS_OPT引腳需至少施加四個時鐘周期的低電平，接收器DS90CR484的“DESKEW”引腳需置高。

配置2

DS90CR481/483和DS90CR486在DC平衡開啟（BAL = High，CON1 = High，66MHz至112MHz）時，發射器DS90CR481/483的DS_OPT引腳在上電時可置高或置低，其輸入周期必須至少為20ms（TX和RX PLL鎖定時間）加上4096個時鐘周期，接收器DS90CR486的“DESKEW”和CON1引腳需置高。

配置3

DS90CR481/483和DS90CR486在DC平衡關閉（BAL = Low，CON1 = High，66MHz至112MHz）時，發射器DS90CR481/483的DS_OPT引腳輸入被忽略，上電時需向發射器施加數據和時鐘，接收器DS90CR486的“DESKEW”和CON1引腳需置高。

配置4

DS90CR485和DS90CR484在DC平衡開啟（BAL = High，66MHz至80MHz）時，發射器DS90CR485的DS_OPT引腳需至少施加四個時鐘周期的低電平，接收器DS90CR484的“DESKEW”引腳需置高。

配置5

DS90CR485和DS90CR486在DC平衡開啟（BAL = High，CON1 = High，66MHz至133MHz）時，發射器DS90CR485的DS_OPT引腳在上電時可置高或置低，其輸入周期必須至少為20ms（TX和RX PLL鎖定時間）加上4096個時鐘周期，接收器DS90CR486的“DESKEW”和CON1引腳需置高。

配置6

DS90CR485和DS90CR486在DC平衡關閉（BAL = Low，CON1 = High，66MHz至133MHz）時，發射器DS90CR485的DS_OPT引腳輸入被忽略，上電時需向發射器施加數據和時鐘，接收器DS90CR486的“DESKEW”和CON1引腳需置高。

總結

DS90CR486憑借其高吞吐量、低功耗、電纜優化等特性，在高速數據傳輸領域具有廣泛的應用前景。電子工程師們在設計過程中，需充分了解其電氣參數、工作模式和應用要點，根據具體的應用場景進行合理配置，以確保系統的穩定運行和高性能表現。希望本文能為大家在DS90CR486的設計應用中提供有價值的參考。

你在使用DS90CR486的過程中遇到過哪些挑戰？又是如何解決的呢？歡迎在評論區分享你的經驗和見解。