探索DS90CR483A/DS90CR484A：高速LVDS通道鏈路SER/DES的卓越之選

在高速數據傳輸的領域中，LVDS（低電壓差分信號）技術憑借其低功耗、高抗干擾性和高速率傳輸的優勢，成為眾多電子工程師的首選。今天，我們就來深入探討德州儀器（TI）的DS90CR483A/DS90CR484A 48位LVDS通道鏈路SER/DES芯片組，看看它如何在數據傳輸中展現卓越性能。

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產品概述

DS90CR483A/DS90CR484A是DS90CR483和DS90CR484的升級版，取消了通過PLLSEL引腳選擇PLL自動檔位的選項，現在該引腳僅允許選擇PLL低檔位或高檔位，并且與舊一代通道鏈路設備完全兼容。這一改進消除了因VCC波動導致的意外檔位切換而可能引起的位錯誤。

該芯片組具有高達5.38Gbits/sec的帶寬，支持33MHz至112MHz的輸入時鐘，采用LVDS SER/DES技術，有效減少了電纜和連接器的尺寸。同時，它還具備預加重、DC平衡數據傳輸和電纜去斜等特性，能夠驅動長達5米以上的電纜。

核心特性解析

高帶寬與低電纜需求

DS90CR483A發射器將48位CMOS/TTL數據轉換為八個LVDS數據流，并通過第九個LVDS鏈路并行傳輸鎖相的發送時鐘。DS90CR484A接收器則將LVDS數據流轉換回48位CMOS/TTL數據。在112MHz的發送時鐘頻率下，每個LVDS數據通道的傳輸速率可達672Mbps，數據吞吐量高達5.38Gbit/s。

通過數據線路的復用，大幅減少了電纜的使用。傳統的長距離并行單端總線通常每條有效信號都需要一根地線，并且抗干擾能力有限。而使用該芯片組，僅需19根導體（8對數據、1對時鐘和至少一根地線），相比之下，電纜寬度減少了80%，不僅降低了系統成本，還減小了連接器的物理尺寸和成本，同時由于電纜外形更小，降低了屏蔽要求。

預加重技術

預加重技術通過在LVDS邏輯轉換期間增加額外電流，有效減少了電纜負載效應。預加重的強度可通過在“PRE”引腳施加0.75V至Vcc的直流電壓來設置，輸入電壓越高，數據轉換期間的動態電流越大。不過，預加重的設置需要適當，過多的預加重會產生過多噪聲并增加功耗。一般來說，長度小于2米的電纜通常不需要預加重。

DC平衡技術

在每個LVDS數據信號線上，除了數據信息外，每個周期還會傳輸一個額外的位，即DC平衡位（DCBAL）。該位的作用是最小化信號線上的短期和長期直流偏置，通過選擇性地發送未修改或反轉的數據來實現。DC平衡技術在長電纜應用（通常大于5米）中非常有用。

電纜去斜功能

電纜去斜功能僅在DC平衡模式（BAL = high on DS90CR483A）下支持。當接收器的“DESKEW”引腳設置為高電平時，可對獨立差分對之間的高達±1 LVDS數據位時間的電纜斜移進行校正。該功能通過在發送器的“DS_OPT”引腳施加至少四個時鐘周期的低電平來觸發，并且在TX和RX PLL鎖定后、系統復位或重新配置事件后都應進行去斜操作。電纜去斜功能可補償互連斜移，包括PCB走線差異、連接器斜移和電纜斜移，支持高達80MHz的時鐘速率。

電氣與開關特性

電氣特性

文檔中詳細列出了CMOS/TTL、LVDS驅動器和接收器的直流規格，包括輸入輸出電壓、電流、鉗位電壓等參數。這些參數為工程師在設計電路時提供了重要的參考，確保芯片在正常工作范圍內穩定運行。

開關特性

發射器和接收器的開關特性包括LVDS信號的高低電平轉換時間、位寬、脈沖位置、周期抖動等。這些特性對于保證數據傳輸的準確性和穩定性至關重要。例如，發射器的周期抖動（TJCC）在輸入時鐘質量和PLLVCC噪聲的影響下，測量值小于100ps，有效減少了TX輸入時鐘引腳處抖動的影響，提高了接收器數據采樣的準確性。

應用與配置建議

不同應用場景的配置

在背板應用中，當差分線阻抗為100Ω時，可通過走線布局控制差分線對之間的斜移。發送器的“DS_OPT”引腳可設置為高電平，對于短PCB距離走線，通常不需要預加重，“PRE”引腳可留空。

在需要長電纜驅動能力的應用中，建議使用DC平衡數據傳輸和預加重技術。通過用戶可選的預加重功能，在轉換期間提供額外的輸出電流，以抵消電纜負載效應。同時，根據時鐘速率和驅動的介質，可選擇使用電纜去斜功能。

電源旁路與信號質量要求

為了確保芯片的穩定運行，必須在電源引腳使用旁路電容。建議在每個電源引腳附近使用高頻陶瓷（推薦表面貼裝）0.1μF電容，如果空間允許，可并聯一個0.01μF電容，且最小電容值應最靠近設備引腳。此外，在PLLVCC引腳和發送器的LVDSVCC（引腳#40）附近建議使用4.7至10μF的大容量電容。

發射器的輸入信號質量必須符合數據手冊的要求，避免超過絕對最大規格的下沖。如果主機設備與發射器之間的線路較長且表現為傳輸線，則應采用終端匹配。如果發射器由具有可編程驅動強度的設備驅動，建議將數據輸入設置為弱設置，以防止傳輸線效應，而時鐘信號通常設置較高以提供干凈的低抖動邊緣。

總結

DS90CR483A/DS90CR484A芯片組憑借其高帶寬、低電纜需求、預加重、DC平衡和電纜去斜等特性，為高速數據傳輸應用提供了可靠的解決方案。在實際設計中，工程師需要根據具體的應用場景和要求，合理配置芯片的各項參數，確保系統的穩定性和性能。同時，注意電源旁路、輸入信號質量等方面的要求，以充分發揮芯片的優勢。

你在使用該芯片組的過程中遇到過哪些問題？或者對芯片的某些特性有更深入的疑問？歡迎在評論區留言討論。