為實現(xiàn)更高性能目標，AI與HPC芯片設計正加速向芯粒架構(gòu)演進。但是傳統(tǒng)單片機SOC已經(jīng)很難在尺寸上繼續(xù)擴張，異構(gòu)集成已成為推動半導體創(chuàng)新的核心動力。然而，它也增加了芯片設計的復雜性，需要更先進的測試方法和經(jīng)過改進的自動化測試設備（ATE），才能保持信號的完整性、準確性和性能。

隨著半導體復雜性的增加，器件的結(jié)構(gòu)測試變得更具挑戰(zhàn)性，既要求配備高帶寬測試數(shù)據(jù)接口進行高速測試、確認真正良裸晶粒（KGD），也要在合理的時間范圍內(nèi)實現(xiàn)高測試覆蓋率和低DPPM數(shù)。在將芯粒集成到復雜的異構(gòu)集成封裝中之前，必須確保單個芯粒達到最高測試覆蓋率，否則將導致將多個芯粒封裝到一起時遇到良率問題。

測試復雜器件時必須用到的向量數(shù)量大幅增加，而用于執(zhí)行測試的通用IO（GPIO）引腳數(shù)量其實非常有限。GPIO速度限制了測試數(shù)據(jù)吞吐量，降低了有效測試當今設計時的整體覆蓋率，盡管傳統(tǒng)的高速I/O協(xié)議（PCIe/USB）滿足帶寬要求，但它需要昂貴的硬件設置。

復雜的異構(gòu)芯片導致測試成本不斷增加

HPC和AI計算芯片的功能變得越來越復雜，驗證步驟的數(shù)量也隨之顯著增加。在IO引腳數(shù)量有限的場景下，驗證時間成為關(guān)鍵瓶頸，不僅會延長開發(fā)周期，更使測試成本居高不下。

高帶寬測試訪問端口的可用性有限，尤其是在Multi-Die設計中，這凸顯了對特定IO的需求——既要求其運行速度遠高于傳統(tǒng)GPIO，不能增加額外的硬件，也不能讓支持初始化/校準順序的接口協(xié)議變得更復雜，同時更要兼容先進制程的信號完整性要求。

為應對種種挑戰(zhàn)，新思科技優(yōu)化了高速測試GPIO（HSGPIO）設計，可滿足這些高速測試要求。新思科技的這款多功能產(chǎn)品確保單個IO可以根據(jù)其在制造過程中作為“測試端口”的用途進行多路復用；支持調(diào)試期間的“高速時鐘觀測”；在量產(chǎn)階段還可以配置為“GPIO”。這種創(chuàng)新設計可以有效支持全面測試需求，在業(yè)內(nèi)獨樹一幟。

高速測試IO有利于實現(xiàn)簡單可靠測試

與其他測試IO相比，新思科技高速測試GPIO IP大幅提高了數(shù)據(jù)速率，可以高效匹配先進測試設備的需求，支持無協(xié)議要求的高速可靠性測試。其主要優(yōu)勢還表現(xiàn)在可以簡化測試過程，免除了初始化、校準或訓練序列等環(huán)節(jié)。經(jīng)過精心設計，其IO在最大速率下仍能保障穩(wěn)定性和信號完整性。

此外，該解決方案節(jié)省了GPIO模式和非測試場景下消耗的能源，這種超低功耗特性對于HPC應用至關(guān)重要。單端IO設計有助于實現(xiàn)小尺寸、低成本解決方案。得益于其可擴展性，HSGPIO的實現(xiàn)高度靈活，對IO的數(shù)量或位置布局沒有限制，可以放置在芯片的左側(cè)、右側(cè)或周圍。這種靈活性讓IO可以更緊臨被測電路，從而提高驗證效率和便利性。

▲圖1：用于測試和實施的新思科技高速測試GPIO（HSGPIO）

通過多種模式增強IO性能并優(yōu)化功耗

在向芯粒架構(gòu)演進的過程中，許多常規(guī)高速接口在單個芯粒上的可用性顯著降低。UCIe等Die-to-Die接口負責處理芯粒之間的通信，并占用了大多數(shù)連接端口，導致可用于外部測試的接口數(shù)量變得有限?？紤]到封裝引腳非常寶貴，在現(xiàn)場操作中，新思科技高速測試IO支持重復使用與低功耗GPIO相同的高速測試引腳。該解決方案用途廣泛，支持各種測試場景，包括BIST和掃描測試，測試覆蓋率非常高。此外只需要一個單端PAD即可進行信號傳輸和測試。總之，相關(guān)設計可以簡化電路板布局，有效減少PAD數(shù)量，提高利用率。

該架構(gòu)不僅保障了高效的測試性能，還增強了SoC驗證階段的可測試性和可維護性：

測試：高速測試IO在制造過程中充當測試端口，在ATE和SoC之間傳輸高達3GBPS的數(shù)據(jù)，適配裸片（晶圓級）和封裝級測試要求

觀測：IO可復用為參考驗證平臺（RVP）板上的高速時鐘觀測器，以便觀測CLK

節(jié)能模式：同一端口在量產(chǎn)環(huán)節(jié)可配置為GPIO，常規(guī)工作頻率高達200MHz，支持低功耗模式

結(jié)語

隨著SoC復雜性的增加，解決測試中的挑戰(zhàn)已成為保障功能性和高產(chǎn)量的關(guān)鍵。新思科技高速測試IO IP采用創(chuàng)新設計，在有限的封裝引腳下支持高速測試，在量產(chǎn)模式下實現(xiàn)了低功耗GPIO，有助于高速、高效地測試復雜半導體。相關(guān)產(chǎn)品不僅大幅縮短測試時間，更在先進ATE測試儀上實現(xiàn)了高吞吐量，無需復雜的接口協(xié)議，同時仍能滿足嚴苛的高速要求。新思科技IO團隊將持續(xù)為臺積公司的先進節(jié)點提供高速測試IO IP支持。