隨著對缺陷和工藝可變性的日益關注，DRAM制造商繼續要求具有成本效益的篩選和工藝改進解決方案，但隨著更快接口和多芯片封裝的推出，滿足這一需求變得更加困難。

　　動態隨機存取存儲器在各種電子設備中扮演著重要角色，從電話和個人電腦到汽車中的ECU和超大規模數據中心內的服務器。同樣，它也是AI/ML中的一個必要組件，其中需要處理和存儲的數據量正在快速增長。曾經簡單的內存現在是一整個系列的選項，從廉價到具有更快讀/寫操作事務的高容量dram（512 GB到1TB）。

　　不過，DRAM也有一些獨特的挑戰。盡管這種存儲器的成本歷來很低，但對質量和可靠性的需求卻在不斷增長，尤其是在安全和任務關鍵型應用中。這與位單元的持續縮小不一致，這使得它們更容易受到缺陷和工藝可變性的影響。雖然自我修復和錯誤檢測代碼（ECC）方案可以解決制造缺陷，但工程團隊仍然依賴檢查和電氣測試來完成繁重的工作。

　　質量和RAS（可靠性、可訪問性和可維護性）預期因應用而異。根據內存和處理之間的數據量和傳輸速度，數據速率和接口有很大不同。這高帶寬存儲器（HBM）接口增加了它自己的復雜程度，因為它使DRAMs能夠從電路板和DIMM插槽遷移到2.5D和3D封裝。

　　的內存和系統工程高級主管Tadashi Oda表示：“DRAM行業一直在改進其內存產品線，以適應多樣化的應用Advantest America。“起初，DRAM只是計算機的一種類型。但今天，應用范圍從PC、服務器、移動/平板，到IoT、AI/ML、汽車。結果，我們有了DDR、LPDDR、GDDR和HBM。每個DRAM都有獨特的技術挑戰，我們預計會有越來越多的細分和挑戰。”

　　晶片檢測和過程控制

　　當在最接近缺陷和工藝變化發生的工藝步驟捕獲有意義的數據時，新DRAMs的產量上升是最有效的。產量、工藝和器件工程師依靠晶圓生產過程中的檢測來篩選缺陷并提供工藝可變性的反饋。此外，工程團隊通過將工藝變化或缺陷與來自晶片的位圖故障聯系起來，測量晶片制造期間的關鍵器件電參數。

　　更高的缺陷水平是DRAM單元不斷縮小的直接結果。Neumonda首席執行官Peter p CHMüller解釋說：“現代DRAM技術使用帶有堆疊電容器的掩埋字線結構，其中字線位于硅表面下方，以減少短溝道效應。在制造過程中會出現許多影響DRAM性能的缺陷，這是存儲器制造商通常要測試的。一個例子是蝕刻過程中的污染，其中顆粒會阻礙光刻或蝕刻過程。缺陷的另一個來源是晶片中的污染。如果晶片被污染，銅或其他離子會在晶片內移動，并導致諸如可變保留時間的影響。當然，制造工藝本身存在變化，導致隔離層厚度的邊際效應，這會導致存儲器的電容耦合變化。晶片晶格中的缺陷會導致DRAM單元機制中的暫時或永久泄漏

　　更高的采樣率，可以高達100%，有助于更快地發現缺陷。這在汽車等行業尤為重要，在這些行業中，客戶對極高質量的要求——少至十億分之十（ppb）——也推動了更高的檢測率。

　　“總的來說，檢測率實際上取決于晶圓/組裝制造的工藝步驟和目的，”的產品營銷經理Nathan Peng說創新。例如，對于前端光刻后檢查（開發后檢查，或ADI ），檢查步驟不一定需要100%取樣。如果客戶希望在光刻過程中監控工藝偏差，采樣可能相對較低，尤其是對于成熟節點。另一方面，對于出貨質量保證等過程步驟，100%抽樣是必須的，因為其目的是為了出貨晶圓質量控制，根據缺陷率要求決定接受或拒絕晶圓或芯片。”

　　器件和成品率工程師早在FEOL時就使用電氣測試來深入了解工藝變化。“參數測試是一種測量電氣特性（閾值電壓、開/關電流、電容等）的檢查。的晶圓測試解決方案營銷經理Yasuhiko Iguchi說道是德科技。“隨著DRAM工藝節點的進步和NAND堆疊層數的增加，關鍵存儲元件的設計余量不斷縮小。由于這種收縮，存儲器件變得容易受到影響保持力、性能或可靠性工藝變化的影響。使用基本存儲電路元件的電測試的過程控制監控在晶片生產中變得更加重要，用于檢查那些基本元件的電特性的變化。典型地，在晶片上制造晶體管層（在線）和在晶片上制造接觸焊盤（生產線末端）之后進行測試

　　晶圓測試后，產量工程師使用故障DRAM單元的位圖來鎖定可能的缺陷源。該位圖來自所有測試的通過/失敗數據的光柵化。

　　Onto Innovation軟件產品管理總監Mike McIntyre表示：“內建自測（BiST）仍然是創建最適合在單元級別將線內缺陷與器件影響相匹配的內存結果的基礎和黃金標準。當與位圖模式分類器結合使用時，BiST使器件工程師能夠真正了解器件在傾斜時的靈敏度

　　制造測試要求

　　DRAM測試發生在晶圓探針和封裝測試。最終組裝的封裝、終端系統要求和成本考慮推動了測試流程，包括ATE要求和相關測試內容。

　　工程師使用兩個插件來管理巨大DRAM陣列的長測試時間和高速接口的要求。在第一種情況下，所有的內存測試算法都以較低的速度應用。對于第二個芯片（也稱為已知良好的芯片），使用芯片的高速接口，并以運行速度運行內存測試算法。這兩種插入在晶片測試期間執行，并且對于封裝測試可以重復這兩種插入。

　　“晶圓測試以大約100MHz的相對較低的頻率進行，以識別薄弱的單元，然后修復它們。出于成本原因，平行度需要很高，并且通過每個晶片大約四次觸地來實現，”Neumonda的p CHMüller說。“這需要具有20，000根針和每根針2.5g的高成本探針卡。它給每個晶片增加了大約50公斤的高壓。KGD測試需要更高速的陣列和后端全速測試，這需要通過探針卡來執行。這需要低并行度和高速探針卡。出于這個原因，KGD通常不支持最高速度的等級。”

　　老化過程可用于加速可靠性相關的缺陷發現，在切換電路信號的同時向DRAM施加高溫和高電壓。晶圓級老化和封裝級老化系統均可用。在某些情況下，可以添加系統級測試，在其中測試實際工作負載。

　　晶圓級老化有幾個原因。一是提高用于3D封裝的DRAM芯片的可靠性。賣威化是另一個原因。Advantest的Oda表示：“一些DRAM廠商將DRAM作為晶圓出售，而不是封裝。”“然后，買家包裝和測試DRAM。在這種情況下，DRAM廠商應該保證晶圓級質量。他們無法進行封裝老化，因此需要在發送給客戶之前在晶圓上進行。”

　　晶圓級測試和老化（WLTBI）使內存供應商能夠對晶圓上的所有芯片施加壓力，以識別邊緣和故障單元。這使得能夠去除嬰兒死亡率芯片，以提高多芯片/異質模塊產量。模塊是通過使用幾種不同的技術構建的，如微處理器、內存、硅光子學等。其中每種技術都需要不同的電壓、時間和溫度應力要求，這只能在特定技術的晶圓上完成。此外，WLTBI期間對存儲器的散熱要求也在不斷提高，密度和頻率的增加推動了對晶圓散熱能力的需求，也推動了系統供應商提供更高的性能。“

　　圖1：兩個DRAM測試流程，可選步驟用虛線突出顯示。資料來源：a 。 Meixner/半導體工程

　　記憶有什么不同

　　存儲器ATE系統在幾個方面不同于邏輯ATE系統。首先，有模式生成和自我修復的需求。

　　Advantest的Oda表示：“主要區別在于，針對內存的ATE解決方案需要配備APG（算法模式生成器）和故障捕獲內存（或錯誤捕獲RAM）來存儲故障信息和訪問。“在晶圓分類中，存儲器修復的失效分析是必須的，也是工藝反饋的關鍵。運行中的內存修復分析是非常高的計算能力，ATE硬件可訪問性是密集的。”

　　高速接口是第二個區別。英特爾戰略業務開發總監Ken Lanier表示：“對于包括內存控制器在內的SoC設備，高速I/O故障可通過集成DFT功能解決太達因。“這意味著SoC測試人員不再受限于內存I/O速率。一個10歲的SoC測試人員可能會很好地測試帶有DDR5接口的處理器。另一方面，內存測試人員仍然必須進行全速測試，以保證某個部件全速運行，包括極其苛刻的計時測試。存儲器ATE還必須在極高的測試點數下進行，以抵消較大存儲器的較長測試時間的影響。這給ATE設計人員帶來了巨大的挑戰，他們需要開發專門的測試儀電子設備，以難以置信的高集成度實現這種高速能力。這也意味著新的內存標準推動了對新測試設備的需求，因此設備的使用壽命變得更短。”

　　DRAM測試內容地址范圍很廣，針對測試刷新能力、單元泄漏和解決單元故障的一長串模式，有許多特定于存儲器的模式。其中許多需要來自相鄰位單元的特定數據。［1］例如，臭名昭著的行錘測試強調位單元在連續讀取后保持其數據的能力。［2］如前所述，分別對存儲器性能和接口性能進行高速測試，檢查操作時序規格（如tAC、tRCD）和I/O時序規格（如tVB、tVA）。

　　“DRAM需要大量使用內部測試，我喜歡稱之為‘秘密測試模式’，”Neumonda的p CHMüller說。這些是專有的，用于在測試過程中實現高并行性，例如，通過將多個I/O壓縮為單個I/O。或者，可以將定時參數修改為比自然操作更關鍵的值，以找到弱內存單元

　　雖然一些晶圓缺陷/故障機制與邏輯技術中的類似，但可靠位存儲的本質需要一些額外的關注。由于DRAM單元的密度，對缺陷的敏感性非常高。如果每個失敗的位單元、行或列都被標記為失敗，則產品產量將會很低。幾十年前，這些現實促使設計工程師增加備用行和列，以及在測試期間執行修復的相關方法。在晶圓級，可以通過激光或電熔斷（e-fuse）進行修復，但在封裝級只能進行e-fuse。誤差校正碼（ECC）電路可以在制造測試和系統使用期間管理單位故障。用于修復的芯片面積可以是總面積的5%到10%。

　　同時，為了降低成本，在晶片和封裝測試中都采用了并行測試。“因為內存是商品，測試成本才是王道，”小田說。“因此，DRAM使用大規模并行。對于晶圓測試，技術趨勢是一次觸地（1TD）。NAND 1TD在幾年前變得很常見，DRAM 1TD也成為一種迫在眉睫的需求。為了實現這一點，ATE需要組裝許多引腳電子器件和設備電源。Advantest開發了一種新的創新型測試單元，通過將ATE和處理器集成在一個緊湊的單元中，提高了每給定占地面積的并行性。”

　　DRAM測試不可能沒有測試設計（DFT），其中可編程存儲器阿拉伯學者發動機是最重要的。通過提供運行大量內存測試算法的能力，它使工程團隊能夠在設備生命周期的每個階段權衡測試時間和測試覆蓋率。作為一個IP模塊，內存BiST還需要適應各種DRAM I/O接口，無論是LPDDR、DDR、GDDR還是HBM。其中每一種都有不同的延遲、數據速率和協議。其他DFT方案支持老化測試插入，并允許使用I/O壓縮進行并行測試。為了找到薄弱的存儲單元，DFT改變內部DRAM時序。DFT支持存儲器陣列自修復和HBM通道修復。

　　DRAM修復主要是根據制造測試標準進行的。在過去十年中，JEDEC DRAM標準定義了封裝后修復（PPR ），它為每個存儲體提供一行修復。［3］標準化方法能夠在啟動時進行修復。

　　“DRAM可編程測試引擎很少提供給最終用戶，”Faisal Goriawalla說，他是新思科技。“隨著可靠性和油田內部作業相關要求的增加，這種情況正在發生變化。隨著壽命的延長，服務器中DRAM的任何現場更換都將非常昂貴。DRAM廠商現在提供系統可用冗余，稱為封裝后修復（PPR）。JEDEC已經為DRAM廠商標準化了這種封裝后修復。系統制造商希望在他們的SOC中部署這些解決方案，以利用DRAM中的備用容量，并提高現場可靠性。”

　　多芯片封裝中DRAM面臨的挑戰

　　無論是在2.5 D封裝中連接到計算SOC的DRAM，還是在3D封裝中使用HBM的堆疊式DRAM，產量和測試工程師都需要解決單芯片DRAM部件之外的其他挑戰。有些是DRAMs獨有的，而有些則不是。

　　現代DRAM間距尺寸和高微凸塊數量給檢查和測試都帶來了挑戰。

　　“多芯片封裝產品需要更多的2D/3D檢測和計量解決方案。對于多芯片封裝，將有額外的互連步驟（扇出、微凸點、直接鍵合等）。芯片之間的額外互連需要更多的工藝步驟。扇出需要對斷裂或橋接的RDL線進行缺陷檢查。對于微凸點，需要CD和高度度量，以及凸點頂部的殘余缺陷檢測。對于直接粘接，需要進行檢查以發現裂紋、空隙和分層。”

　　HBM接口以較低的功耗提供高得多的數據速率。它被設計為寬接口（1，024通道），用于2.5D和3D封裝解決方案。然而，堆疊裸片的凸塊間距大小和眾多連接使得通道修復選項成為必需，以適應裸片之間的錯誤接合。隨著芯片堆疊變得更深（范圍從4到16），這個倍數增加。這需要特定的測試策略來發現故障通道并實現通道修復，這正是DFT所促進的。但是眾所周知，由于不良的冶金接觸，檢查方法具有更高的篩選潛在缺陷結合的可能性。

　　硅通孔（tsv）和微凸塊連接實現了堆疊HBM DRAM管芯。作為已知良好管芯預期的一部分，測試流程通常在管芯減薄步驟之前篩選有缺陷的tsv。然后，一旦所有堆疊的管芯之間的鍵合被連接，就可以對它們進行檢查和測試。檢查在評估焊接質量、芯片對準（重疊）和芯片翹曲方面發揮著重要作用。

　　“目前他們使用的是帶焊帽的銅柱，”Frank Chen說，他是布魯克。“隨著間距縮小，它將逐漸過渡到混合鍵合。對于垂直堆疊，芯片放置精度對于監控和維護至關重要。過度移動會導致凸起拉伸和斷開，從而導致不潤濕。同樣重要的是以粘合層厚度（BLT）測量的壓縮。大BLT會導致不潤濕，小BLT會導致焊料擠出。在某些情況下，焊料會被完全擠出，即不在焊盤區域內。”

　　圖2：堆疊管芯微凸塊鍵合缺陷識別和檢查。來源：布魯克

　　硬短路和開路故障最容易隔離。在部分或邊緣債券的情況下，人們擔心并非所有債券都會被識別出來。然而，其中一些連接最終會在現場失效。在這些情況下，詳細的檢查會有所幫助，但這并不容易。

　　“目前，在速度足夠快、能夠靈敏地區分各層并評估影響粘合的屬性的工具方面存在一些差距，尤其是當您使用8層、12層或16層堆疊時。對于這些多層，隨著管芯變得更薄，翹曲和對準成為問題。所有這些都需要監控，”陳指出。

　　將DRAM并入多芯片封裝提高了測試和DFT的標準。

　　“在多芯片模塊中，你會遇到與可測試性、可訪問性和多芯片診斷相關的額外挑戰，”Synopsys的Goriawalla說。此外，HBM也帶來了挑戰，因為您無法單獨測試邏輯芯片和內存芯片。您必須一起測試這兩者。您需要測試它們之間的互連。對于這種芯片堆棧，您需要能夠訪問它，這是IEEE標準1500所允許的。然后，當然，你的診斷需要區分和隔離，以進行物理故障分析。基于DRAM的引擎需要在邏輯小芯片上。它位于控制器和DFI總線主芯片上的PHY之間。在測試模式下，它控制PHY通過PHY運行讀/寫指令，以測試外部存儲器和互連。”

　　圖3：支持DRAM測試、診斷和修復的2.5D多管芯配置。來源：Synopsys

　　對于多芯片組件制造，可追溯性是實現操作反饋和芯片性能匹配的關鍵。

　　Onto的McIntyre表示：“一旦芯片被認為“可以使用”，確保多芯片模塊（MCM）兼容性和監控版本控制的可追溯性和分析技術在內存和MCM中使用的任何其他組件類型之間通常是相同的。“最好的例子是使內存性能與封裝中其他芯片的性能相匹配。這是必須的。將速度較慢的內存芯片放在高性能封裝中的后果可能會導致整個封裝的降級。這通常會導致較低的平均銷售價格和盈利能力。另一個例子是將動態工作范圍受到影響的內存放入一個封裝中，該封裝將部署在一個預期高度可變的環境中。”

　　摘要

　　由于成本的原因，許多觀察家認為DRAM是一種商品。但是把所有的DRAM都放在同一個桶里是一種誤解。內存性能對于一些最復雜的計算系統的整體性能至關重要。

　　但是，鑒于計算對兆兆字節數據和更快執行速度的需求不斷擴大，DRAM向更密集的位單元和堆疊芯片實施的遷移正在使測試和檢查變得復雜，隨著更快的內存和更復雜的封裝成為常態，這一問題只會變得更加難以解決。

審核編輯：黃飛