兩大聯盟攜手會帶來怎樣的行業變局？

JEDEC 固態技術協會?和?Compute Express Link??(CXL)聯盟今天宣布簽署合作備忘錄，正式確定兩個組織之間的合作。該協議概述了一個聯合工作組的形成，以提供一個促進信息、要求、建議和請求的交流和共享的論壇，目的是這種信息交流將有助于每個組織制定的標準相互增強。

CXL 聯盟總裁 Siamak Tavallaei 表示：“JEDEC 和 CXL 聯盟之間的合作備忘錄將建立一個持續溝通的框架，以協調兩個組織之間的未來努力。聯合工作組將就外形尺寸、管理、安全以及 DRAM 和其他內存技術的有用解決方案展開合作。”

JEDEC 主席 Mian Quddus表示“在數十家行業領先公司的支持下，此次合作將幫助兩個組織優化我們各自標準的開發，并將支持 JEDEC 目前專注于創建針對 CXL 連接的內存模塊和組件的精選標準。”

CXL聯盟：CXL技術

CXL是英特爾推出的標準。在2019年，英特爾推出了CXL。CXL是高度中央處理器到設備和CPU到內存鏈接的開放標準。其推出的目的在于簡化加速器和內存擴展的互連和可擴展性。CXL聯盟的創始成員包括：英特爾、阿里巴巴、華為、思科、facebook、谷歌、惠普和微軟等。 在三年內，CXL合并了Gen-Z聯盟，還擴展出超過165個成員，幾乎涵蓋了所有主要的CPU、GPU、內存、存儲和網絡設備制造商。CXL的成員數量大大超過了其他一致的互連標準，如CCIX和Open CAPI。

JEDEC聯盟：DDR技術

JEDEC固態技術協會（JEDEC Solid State Technology Association）是固態及半導體工業界的一個標準化組織，它由約300家公司成員組成，約3300名技術人員通過50個不同的委員會運作，制定固態電子方面的工業標準。

JEDEC于2020年7月發布了JESD79-5 DDR5 SDRAM 標準，并于 2021 年 10 月發布了更新版 JESD79-5A。該標準滿足了密集型云和企業數據中心應用驅動的需求，為開發人員提供了兩倍的性能并大大提高了電源效率。

CXL+DDR=？

CXL利用PCIe 5.0 物理層基礎架構和 PCIe 替代協議來滿足高性能計算工作負載的需求。系統實施者傳統上尋求主機處理器支持更多并行 DDR 接口，以解決計算內存帶寬和容量需求的增加。由于每個 CPU 插槽可用的 DDR 接口數量有限，許多應用程序的內存帶寬需求增長速度快于可用內存帶寬。這導致帶寬限制和每個 CPU 內核的內存延遲增加。與具有 380 個引腳的 DDR5 接口提供 32GB/s 帶寬相比，CXL 內存控制器可以提供相同或更高的帶寬，利用 x8 或 x16 CXL 通道分別提供 32GB/s 或 64GB/s 帶寬。CXL 串行連接存儲器可用于緩解當今解決方案的帶寬限制。

使用并行內存解決方案的傳統服務器架構無法很好地提供靈活性來解決不同應用程序工作負載的不同內存和帶寬需求。今天的主機處理器（CPU、GPU 和 SoC）被鎖定到特定的內存接口類型。CXL 通過利用主機處理器上可用的 PCIe 通道連接到各種內存接口來實現內存介質獨立性。CXL 內存控制器可以設計為支持不同的內存類型，例如 DDR4、DDR5 甚至持久內存或存儲類內存，以解決不同的應用程序工作負載和成本要求。

并行內存 DIMM 也帶來了挑戰，因為它們不能提供精細的容量粒度。服務器的容量可能超過應用程序所需的容量，導致由于未使用的內存容量而導致更高的成本。CXL 內存控制器提供的靈活性為提供比傳統 DIMM 更精細的容量粒度提供了選擇，允許系統實施者調整內存容量以適應其應用并降低成本。此外，新的 CXL 實現可能會實現新的外形尺寸，包括 CXL 內存模塊和內存驅動器。

存儲器容量和帶寬方面的需求得不到滿足，正在推動現有存儲器技術突破藩籬。由于現有常規 DRAM 設計的局限，使存儲器容量的擴展難以突破既定量級，因此需要全新的存儲器接口技術。此外，人工智能和大數據的興起推動了異構計算的潮流，多個不同類型的處理器能夠并行處理大量數據。CXL的一個重要優勢是將內存帶寬和/或容量擴展到主機處理器的原生 DDR 內存通道允許的范圍之外。此前數據中心的業內人士就表示期望 CXL 端點設備具有本地 DDR 內存控制器。此前，三星推出了“業界第一個支持新的CXL互連標準的同時集成三星的DDR5技術的內存擴展器。

而通過本次與JEDEC在DDR方面取得合作將給內存行業帶來新的轉機。

編輯：黃飛

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