作者Lefeng.Shao

從低功耗設計驗證工具LPC，到門級功耗靜態分析工具GPA，再到RTL級功耗分析工具RPA，英諾達在低功耗設計EDA工具道路上一年內連邁三大步，書寫著本土EDA一次又一次的創新突破。

繼2022年11月發布EnFortius凝鋒系列第一款低功耗設計驗證工具(Low Power Checker, LPC)，2023年4月發布第二款數字電路門級功耗靜態分析工具(Gate-level Power Analyzer, GPA)之后，11月，英諾達推出了一年內的第三款低功耗工具——RTL級功耗分析工具(RPA)，向業界展示了公司持續深耕功耗優化之路的決心和實力。

低功耗設計，下一個IC設計創新的突破點

如何降低功耗目前已經成為半導體產業的熱點問題。 從大環境來看，過去的40年里，世界人口總數從40億增長至75億。但與此同時，全球用電量的速度卻從40年前的6000特瓦時增加到現在的24000特瓦時，這意味著每人所消耗的電量在過去40年中平均增加了兩倍，遠遠高于人口增長速度。毫無疑問，這一趨勢跟我們40年內消費習慣、生活習慣的改變有著密不可分的關系，最具代表性的應用新能源汽車的大量涌現，極大帶動了二次能源的使用量。 人與人之間交流方式的改變也對此產生了重要的影響。貝爾先生發明電話的時候，使用很少的電量就可以維持長距離通信，但對比之下，現在的移動電話完成同樣距離通信所消耗的單位能量發生了顯著提升。

如果再考慮AI、5G、機器學習、智能駕駛、大數據處理這些新興技術對電量和能量密度的需求，電氣化發展的速度實在是令人感到驚嘆。 于是，對芯片設計公司或制造商來說，在保證芯片性能的情況下，盡可能做到低碳、節能和環保，成為了企業發展的必選項。 但一個無法忽視的問題是，當IC設計的規模越來越大，功能和復雜度越來越高時，不斷增加的功耗密度，成為了阻礙高性能芯片開發的一道壁壘。AMD CEO Lisa Su在ISSCC 2023上就曾指出，“超級電腦的算力可以每1.2年就翻倍，但是能耗效率的進展卻是每2.2 年才能夠翻倍”，“現在要讓半導體的算力增加的最大瓶頸，其實不是算力本身而是能耗效率”。

為了應對這些挑戰，設計工程師們運用了各種先進的低功率設計技巧，業界也推出了IEEE 1801標準(UPF)來描述功耗設計意圖，該標準定義了從RTL到GDS全流程的低功耗管理設計意圖，幫助功耗的優化以及相關的設計驗證與實現。 對中國半導體產業來說，通過先進的制程工藝和EDA工具來提高芯片性能，不斷提升能耗效率，肯定是一條康莊大道。但如果因為一些特定的原因使得我們無法再去使用它們來獲得高水平設計時，能否通過扎實的技術功底和寬厚的設計經驗，找到另外一些有效提升產品競爭力的途徑？既是挑戰也是機遇。而這其中，低功耗設計工具配合創新的架構和設計方法學，就被業界普遍看好。

早期功耗分析的重要性與挑戰

不論是先進工藝IC設計還是成熟節點IC設計，在芯片設計全流程中，持續追蹤、獲取準確的功耗數據對設計團隊是至關重要的，這不僅意味著功耗水平在設計中的各個抽象階段(RTL級、門級)和層級(SoC級、Block級)是透明、可控的，驅動設計團隊做出更好的設計決策。同時，通過對功耗的持續管理和優化，還可以提高設計效率、節省因功耗而產生的迭代成本。

尤其在IC設計階段的早期(RTL階段)，對功耗進行準確且一致的評估分析，為芯片的設計提出修改建議，功耗設計優化的效果是最好的。因為這個階段抽象層級高，修改的靈活度也更高。換句話說，越早介入，優化手段越多，收益越大；越早介入，能越早反饋，快速迭代，從而節省時間和成本。反之，越是在后期，優化的空間也就越小，長期以來的實踐已經證明，在低抽象級別比在高級抽象級別降低功耗更加困難。因此，在RTL階段需要重復執行功耗估算，并針對不同的設計架構進行功耗比較，以最終評估并提高設計的能耗效率。

另一方面，要知道大部分SoC設計不是在晶體管級別上進行的，而是在寄存器傳輸級別(RTL)上進行的，或者是使用通用功能的單元庫合成的更高級別的代碼。這其中包含許多“低功耗”單元庫，設計師可以利用邏輯合成工具快速測試多種單元庫的組合，以滿足PPA目標。功耗會影響芯片的電源完整性和熱特性，因此必須在物理設計階段就解決這些問題，并在signoff期間進行確認。

但是，在這個過程中，由于沒有經過邏輯綜合，缺少物理信息等重要的數據，要準確對功耗進行預估是非常困難的。設計團隊需要仿真數據，工藝庫文件以及其他參考數據才能一步步接近真實的功耗，所以設計團隊需要一套先進的工具和設計流程，以在早期獲得準確的功耗數據。 如果從整個流程看，越早考慮功耗收益越大，但是估算精度往往不夠精確。到了設計流程后期，特別是物理實現之后，功耗的估算會更精確，但此時可采用的功耗優化方法與優化的程度又都比較有限。

因此，目前在該領域存在“優化效率與估算精度難兩全”的困境。對功耗靜態分析而言，盡管設計流程早期的功耗估算考慮到了時鐘樹、關鍵IP的建模、CPU/GPU/APU的廣泛使用、復雜macro IP等因素，但也還要考慮到后端物理實現的影響。這種情況下，芯片工程師需要全面的低功耗設計解決方案，包括兼具速度與精度的功耗分析工具。

英諾達早期功耗分析的EDA解決方案

英諾達EnFortius RPA靜態分析工具正是為了解決上述挑戰而生的，主要是用于估算RTL階段IC功耗，可以幫助用戶在設計早期獲取準確的功耗數據，找到設計中的功耗熱點，優化電源管理策略，從而降低電路功耗。該款工具支持行業標準輸入文件，包括System Verilog、提供工藝庫單元數據的Liberty文件、提供信號活動信息的SAIF/FSDB文件、以及提供寄生參數信息的SPEF文件。 而為了進一步提高功耗估算的準確性，EnFortius RPA采用了英諾達自主開發的創新高效數據和算法架構；高效邏輯綜合、門控綜合與時鐘樹綜合引擎與物理線網模型，既能夠在面對超大規模設計(等效邏輯門過億)時快速完成功耗計算，也可以通過參考設計的現有物理數據完成更準確的線網電容估算。?

同時，EnFortius RPA還實現了四個“支持”：

支持單元庫標準Liberty中各類常用的功耗模型，包括狀態相關漏電功耗模型(state-dependent leakage power model)和狀態及路徑相關內部功耗模型(state dependent-path-dependent internal power model)；

支持業界標準信號活動文件(SAIF)中各種信號活動率信息，包括狀態相關信號活動模型(state-dependent switching activity model)；

支持具有不同電壓的多電壓域功耗分析；

支持各類指標分析和報告，例如各邏輯層級和邏輯組的動態及靜態功耗，時鐘門控比(CGR)和時鐘門控效率(CGE)等。

至此，英諾達實現了在設計全流程中低功耗管理、優化的初步方案。也就是說，在低功耗設計策略方面，英諾達的EnFortius LPC可以在設計的全流程對電源的管理意圖的正確性進行檢查；而為了解決“優化效率與估算精度難兩全”的難題，EnFortiusRPA和門級功耗分析工具(GPA)通過輸入設計、信息活動信號和物理參數等文件，既可以實現早期對功耗數據的估算、了解功耗的整體趨勢，也可以在設計后期掌握精準的功耗數據。 而這其中，最主要的信號活動文件的來源則由英諾達的EnCitius曜奇SVS的硬件仿真加速器來提供，二者相互配合，可以實現對設計的快速迭代。除此之外，英諾達正在開發的功耗優化工具可以通過以上工具的分析評估結果，在早期對功耗進行系統及全面地優化。

結語

從低功耗設計驗證工具LPC，到門級功耗靜態分析工具GPA，再到RTL級功耗分析工具RPA，英諾達在低功耗設計EDA工具道路上一年內連邁三大步，書寫著本土EDA一次又一次的創新突破。展望未來，考慮到PPA的總體目標不能僅僅集中在功耗上，行業更期待英諾達能繼續提供端到端的全流程低功耗解決方案來提高能耗效率，幫助用戶推出更有競爭力的IC產品。

審核編輯：黃飛

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