英諾達（成都）電子科技有限公司隆重推出芯片設計早期RTL級功耗優化工具—EnFortius RTL Power Explorer（ERPE），該工具可以高效、全面地在RTL設計階段進行功耗優化機會的分析和探索，幫助設計師最大程度地減少芯片的功耗。ERPE產品也即將在本月27、28號舉行的IIC Shanghai亮相，歡迎您在現場體驗試用。

RTL階段功耗優化：芯片能效提升的關鍵

在當代大規模集成電路設計中，隨著芯片設計的復雜性指數級增加，使得功耗在整個IC設計流程中更加難以駕馭。功耗優化在芯片設計階段考慮越早收益越高，相較于后期物理設計或制造階段，RTL層級的高抽象性為設計者提供了全局視角，使其能夠在微架構層面系統性地消除冗余功耗，同時避免后期迭代中高昂的修正代價，顯著提升了設計中功耗收斂的效率。因此，RTL階段的功耗優化已成為決定芯片能效與成本的核心環節。ERPE：基于深度可達性分析的功耗優化利器

ERPE基于英諾達的精準功耗分析技術，采用獨創的深度可達性分析（DRA，Deep Reachability Analysis）算法，專注于在RTL階段探索時鐘優化的可能性，并通過內設的邏輯優化引擎完成門控使能信號（Clock Gating Enable）的邏輯優化，向用戶提出功耗優化的機會。

ERPE的核心優勢在于其能夠在設計早期階段識別功耗優化的關鍵點，從而避免后期設計迭代中的高昂成本。通過內建核心算法的功耗分析和優化建議，ERPE顯著提升了設計效率，助力實現低功耗的芯片設計目標。這一工具的應用，不僅推動了RTL低功耗設計方法在使用EDA工具上的深入探索，也為各種工藝下的芯片功耗優化提供了強有力的支持。

江蘇華創微系統有限公司的芯片項目負責人符青表示：“RTL階段的功耗優化總是面臨諸多挑戰，不僅耗時費力，而且效果有限。ERPE的引入徹底改變了這一現狀，顯著提高了功耗優化效率。特別是在時鐘優化和門控使能信號邏輯優化方面，ERPE展現出了卓越的性能，可以大幅降低芯片功耗，同時縮短設計周期”。

英諾達的董事長、CEO王琦博士表示：“我們深知，在RTL階段就進行高效的功耗分析和優化，對于提升芯片能效、降低成本具有至關重要的作用。ERPE是我們在低功耗設計領域邁出的又一重要一步，凝聚了英諾達團隊多年的技術積累和創新智慧。我們相信，ERPE將為廣大芯片設計師提供一個強有力的工具，幫助他們更加高效、便捷地實現功耗優化目標”。

隨著ERPE的發布，英諾達進一步完善了其在低功耗設計領域的產品布局。EnFortius凝鋒低功耗設計系列目前已推出了4款工具，覆蓋芯片架構設計、前端設計、驗證、邏輯實現及物理實現等全流程，為客戶提供從設計到實現的完整低功耗解決方案。

ERPE技術亮點在芯片設計中，時鐘門控技術已經被廣泛地應用以降低整體功耗， 然而傳統的綜合工具只是根據組合電路結構對寄存器插入時鐘門控邏輯（combinational clock gating），無法通過分析時序結構來識別更深層潛在的時鐘門控機會。而ERPE采用了多種技術策略可以在RTL階段發現時序時鐘門控邏輯（sequential clock gating），估算采用該時鐘門控邏輯帶來的功耗收益，打印出詳細的報告供RTL設計師選擇最有效的電路優化策略，該報告不僅清晰地展示了不同時鐘門控策略的功耗節省潛力，還將指出電路性能、面積和時序等多維度指標，幫助設計師快速決策最優的功耗優化方案。

可觀測性驅動時鐘門控優化（ODCG）技術通過分析寄存器輸出在下游電路中不可觀察（即不被使用）的條件，并利用這些條件來提取新的時鐘門控使能信號或對已有的時鐘門控信號進行增強，從而在不影響電路功能的前提下盡可能降低功耗。

穩定信號驅動時鐘門控（SDCG）技術通過分析寄存器輸入端的上游邏輯，找出那些輸入長期穩定不變的條件，并據此條件提取新的時鐘門控使能信號或對已有的時鐘門控信號進行增強，以減少不必要的寄存器時鐘翻轉，從而降低功耗。

ERPE的DRA算法可以最大程度探索ODCG與SDCG的可能性，然后通過內設的邏輯優化引擎完成這兩類門控使能信號的邏輯優化，并自動生成新的時鐘門控邏輯代碼，大大降低了設計師修改RTL的難度。最后，工具可利用內建RTL功耗分析引擎報告出每個ODCG和SDCG所帶來的功耗收益。

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