本文基于IEEEl801標(biāo)準(zhǔn)Uni-fied Power Format(UPF)，采用Synopsys和Mentor Graphics的EDA工具實(shí)現(xiàn)了包括可測性設(shè)計(jì)在內(nèi)的“從RTL到GDSII”的完整低功耗流程設(shè)計(jì)。本論文第1部分描述了低功耗技術(shù)和術(shù)語。第2部分描述了本文設(shè)計(jì)的系統(tǒng)芯片的情況。第3部分描述了整個(gè)設(shè)計(jì)的流程和采用的EDA工具。第4部分為總結(jié)。

　　1 低功耗技術(shù)

　　數(shù)字CMOS電路的功耗主要有三個(gè)來源，分別是開關(guān)功耗Pswitching、短路功耗Pshort-circuit和泄漏功耗Pleakage，分為動(dòng)態(tài)功耗(Psw itching+Pshort-circuit)和靜態(tài)功耗(Pleakage)兩大類，如式(1)所示。

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　　其中，α是開關(guān)活動(dòng)因子，CL是有效電容，VDD是工作電壓，fclk是時(shí)鐘頻率，ISC是平均短路電流，Ileak是平均漏電流。目前提出了各種降低功耗的方法，主流的技術(shù)有門控時(shí)鐘(Clock-Gating)、多閾值電壓(Multi-threshold)，先進(jìn)的技術(shù)包括多電壓(Mulit- Voltage，MV)電源關(guān)斷(MTCMOS Pwr Gating)、多電壓和帶狀態(tài)保持功能的電源關(guān)斷(MV&Pwr Gating with State Retention)、低電壓待機(jī)(Low-VDD Stan-dby)、動(dòng)態(tài)或自適應(yīng)電壓和頻率調(diào)整(Dynamic or Adaptive Voltage&Frequency Scaling,DVS、DVFS、AVS、AVFS)、阱偏置(Well Biasing，VTCMOS)等。為了實(shí)現(xiàn)這些技術(shù)，需要在設(shè)計(jì)的時(shí)候劃分電壓域(Power Domain,PD)，組成不同的工作模式(Power Mode,PM)和加入特殊器件，比如電源關(guān)斷器件(Power Switches)、電平轉(zhuǎn)換器件(Level Shifter，LS)、隔離器件(Isolation Cell)和狀態(tài)保持器件(State Ret-ention Cell)等。在本文的芯片設(shè)計(jì)中采用了門控時(shí)鐘、多電壓和電源關(guān)斷技術(shù)。

　　2 本次設(shè)計(jì)的概括

　　本文的芯片設(shè)計(jì)如圖1所示，有4萬個(gè)寄存器、20萬邏輯門，共分七個(gè)電壓域，PD TOP(頂層)、PD1、PD2、PD3、PD4、PD5和PD6，其中PD6工作在1.2V，其余的工作在1.8V。在正常工作模式下有三種電壓模式，分別為PM1(PD1關(guān)斷，其余開啟)、PM2(PD TOP和PD1開啟，其余關(guān)斷)和PM3(PD TOP開啟，其余關(guān)斷)。電源關(guān)斷器件和隔離器件的使能信號(hào)(ps en和iso en)由處于常開區(qū)PD TOP的功耗模式控制器(PMC)產(chǎn)生。

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