在電路設計中，一般我們很關心信號的質量問題。一般的設計理念會基于理論和理想的模擬，理解信號從發射器傳輸到接收器，但實際應用往往不如預期，因為從理論到實際應用都往往會導致不可預知的結果。

什么是信號完整性？

當電流通過銅跡線時，根據源組件（發射極）的驅動器傳遞的能量，可能會出現不同的行為。 信號完整性仿真是驗證通過銅跡線的信號質量的理想方式，確保整個系統安全可靠。信號完整性分析是一種后期布局模擬過程，可準確反映現實中發生的情況，以及在日常使用產品中會發生哪些行為，從而使設計更加可靠。

需要注意的問題

高速部件的使用在市場上一直在增加，而低速部件的使用繼續下降。 這種趨勢甚至在今天仍然持續，高速組件的不斷增長使我們在復雜系統中保持信號質量的挑戰。

可以以各種方式擾亂信號，包括損耗，串擾效應，反射，皮膚效應和許多其他干擾。這些信號干擾問題在諸如DDR 2/3/4的技術中進一步復雜化，其中每個信號需要同時到達以便在保持相同時鐘速度的同時從存儲器讀取。

通常使用快速引腳驅動器來實現良好的信號時序，同時還沿著銅跡線提供足夠的能量。 盡管這些引腳驅動器可以幫助最小化信號完整性損失，但是長的傳輸線將受到干擾。

要理解的一些理論應用：

過渡電長度（TEL）被定義為信號變化期間電磁波的移動（上升時間（RT）/下降時間（FT）））：

?TEL = RT / FT *信號速度

使用FR-4的PCB構建上的軌跡的大致速度為：

?15厘米/秒（6英寸/秒）

具有例如上升/下降時間。 300 ps這意味著：

?TEL = 0.3ns * 15cm / ns = 4.5cm（1.77英寸）

如果Trace長于TEL的20％，我們將得到一條傳輸線和Re：

?反向開始為= 0.3 ns * 15cm / ns * 0.2 = 9 mm（350 mil）

這幾乎是什么？ 長度超過9mm（350mils）的銅跡線像傳輸線一樣，在設計過程中需要特別注意。

風險分析

因為有不同種類的擾動可以產生銅跡，如果不檢查系統中的信號質量，還會有幾個不同的風險和后果。 例如，我們來看看一個反應問題。 信號從發射器發送到接收器，但是在接收器的引腳處觀察到一些流過的能量，如下面的圖1所示。

圖1 - 從發射器到接收器的信號反射問題

觀察此效果時，我們可以看到信號的各種失真，如可能會燒毀芯片的過沖或可能會切換設備兩次的下沖。 在第二種情況下，我們還應該注意回鈴，也可能會再次切換設備。 在這兩種情況下，這些風險都很高，而信號質量問題可能會為原型和再轉動帶來額外的成本。 當產品在市場上時，甚至可能會導致一些非功能性系統。 除了技術風險之外，還會影響公司的預算來考慮，因為成本開始逐漸失控，每一輪的原型都是這樣。

在最糟糕的情況下，在原型階段沒有發現的問題將進入市場，還有一些錯誤和問題仍在等待被發現。 在這樣的情況下，當客戶退貨時，我們可能會花費大量資源來修復或更換產品。 而公司最后要處理的是被召回的產品有害品牌在這個過程中的聲望和預算。

解決方案

如何避免信號完整性問題，并避免所有這些潛在問題？ 第一步是徹底研究從一開始就遇到的問題，并在整個設計過程中做出良好的設計決策。 換句話說，不要在沒有具體的成功計劃的情況下潛水。

計劃應該是什么？ 最常見的方法是調整傳輸線的阻抗。 這需要阻抗控制路由。 如果您需要更大的適配，則可以在信號中添加一個終止。 這也將調整阻抗，從而避免PCB上太寬的痕跡。 通過這樣做，終端組件可以吸收傳輸線上流過的能量，從而保護接收器。

避免擾動的另一個關鍵因素是計劃您當前的返回路徑。 避免在下面（或以上）關鍵信號區域內分裂電源平面。 還可以對這些關鍵信號使用盲孔和埋孔，因為通孔過孔的短截線可能會充當天線，并會對信號產生不必要的干擾。

圖2 - Altium Designer制造的Via拼接，提供優化的電流返回路徑

Altium Designer的用處

Altium Designer包括一個完整的信號完整性分析工具，可以幫助我們檢測擾動和扭曲板上的信號。 首先，它包含一個預先布局分析，以便對可能發生的問題進行估計對你的項目 這對于在設計過程中早期發現信號問題而做得更好，這是有幫助的做出布局時的決定。 當然，在設計的這個階段，分析沒有信息關于真實層堆棧，只能對結果進行估計。 當板完成后，路由和所有銅區域，則可以利用后布局分析來查看信號的真實擾動。

像往常一樣，為了運行模擬，需要模擬模型。 在信號完整性仿真的情況下，所有IC連接到我們想要模擬的信號都需要IBIS模型。 Altium Designer可以管理基本的IBIS模型，組件，如電阻器，電容器，電感器，連接器，晶體管，二極管等等...我們需要關心的唯一的事情是IC的仿真模型。 這些通常可以從制造商的網站下載。

通過板上的路由和連接到組件的IBIS模型，現在可以啟動信號完整性模擬。 運行分析并調查您的信號的質量。 如果您看到意外的擾動，那么您將需要再次運行模擬。 這一次，使用可以添加到信號中的可能終端的變體。 Altium Designer將在同一圖表上生成具有這些端接的信號，以便您可以了解調整關鍵信號需要什么樣的終端。

現在知道需要哪個終止，還可以運行一個額外的分析，以確定你的組件需要什么價值，這樣可以對信號做出最好的適應。 這是一個參數化仿真，可以改變終端組件的值，看到哪個值最有幫助。

圖3 - 下拉電阻終端的參數仿真

結論

借助Altium Designer中的信號完整性仿真，我們可以輕松地在路由過程之前和之后成功瀏覽高速板的復雜性。 不然將需要花費大量的時間來規劃當前的返回路徑，信號時間和層疊層，然后才能開始路由跟蹤。通過后期和預布局模擬和仔細規劃的組合，每次都能夠產生清晰的信號。