高速并行總線信號完整性測試技術:隨著信號速度的顯著提高，信號完整性問題已經成為高速數字設計中的關鍵。本文介紹了一種新的信號完整性分析技術，通過集成邏輯分析儀和數字存儲示波器，將物理層模擬信號，數據層數字信號時間相關的聯合觀測，自動測試多達408個并行總線眼圖，有效定位和分析高速總線中出現的故障問題，排除由于信號完整性問題導致的數字系統錯誤。最后結合處理器和高速總線，給出了高速信號完整性分析實例。
關鍵詞：信號完整性；信號反射；串擾效應；邏輯分析儀；iLink工具包
1. 引言
隨著電子技術飛速發展，處理器的速度越來越高，存儲器的吞吐量和總線速度也有明顯的提高。當數字系統的時鐘頻率達到數百兆或更高時，每個設計細節都很重要，需要認真考慮電路中的時鐘分布，信號路徑，殘樁引線，噪聲容限，阻抗和負載，傳輸線影響，功率分配等問題。所有這些方面都會對高速數字系統中傳輸的數字信號完整性產生影響，信號完整性問題已經成為每一個高速數字系統設計人員必須面臨的問題。傳統的信號完整性分析技術都是從信號的模擬參數特性來進行分析。本文從信號完整性問題的根源出發，將數據域和模擬域聯合觀測的方式進行多通道總線的眼圖測試，進而發現和分析數字系統中的信號完整性問題，解決了傳統信號完整分析手段的不足。最后提供了一種高速數字系統集成調試和分析實例。

2. 高速數字系統的信號完整性問題
在高速數字系統中，典型的信號完整性問題包括以下幾部分：
1) 振幅問題：振幅問題包括減幅振蕩（震鈴效應）、“下垂”脈沖（在脈沖開始處的下降振幅）和“欠幅”脈沖（不能達到正常振幅）。
2) 邊沿畸變：畸變包括預過沖、過沖回擺、過沖、震鈴效應、緩慢的上升時間。邊沿畸變可能產生于高速電路板布局問題，或是半導體器件的質量問題。
3) 信號反射：向外發出的信號會朝信號源頭方向彈回，并干擾隨后的脈沖。造成反射的原因有可能是端接和電路板布局問題。
4) 接地跳動：在電流需求大時可造成電路接地參考電平的偏移。接地跳動由過流，電源或接地回路阻抗引起。
5) 串擾效應：當在電路板上出現并行的長引線時，其信號可通過電容和電感的相互感應而耦合，從而產生串擾。另外，快速邊沿中較高的電流可增加輻射電磁能，并隨之產生串擾。
6) 定時抖動：當數字信號在周期間包含有微小的邊沿位置變動時，就會產生抖動。這種抖動將影響整個數位系統的定時準確性和同步。