隨著集成電路輸出開關速度提高以及PCB板密度增加，信號完整性（Signal Integrity） 已經成為高速數字PCB設計必須關心的問題之一，元器件和PCB板的參數、元器件在PCB板上的布局、高速信號線的布線等因素，都會引起信號完整性的問題。

　　對于PCB布局來說，信號完整性需要提供不影響信號時序或電壓的電路板布局，而對電路布線來說，信號完整性則要求提供端接元件、布局策略和布線信息。

　　PCB上信號速度高、端接元件的布局不正確或高速信號的錯誤布線都會引起信號完整性問題，從而可能使系統輸出不正確的數據、電路工作不正常甚至完全不工作，如何在PCB板的設計過程中充分考慮信號完整性的因素，并采取有效的控制措施，已經成為當今PCB設計業界中的一個熱門話題。

　　1. 信號完整性問題

　　良好的信號完整性，是指信號在需要的時候能以正確的時序和電壓電平數值做出響應。反之，當信號不能正常響應時，就出現了信號完整性問題。

　　信號完整性問題能導致或直接帶來信號失真、定時錯誤、不正確數據、地址和控制線以及系統誤工作，甚至系統崩潰，信號完整性問題不是某單一因素導致的，而是板級設計中多種因素共同引起的。

　　IC的開關速度，端接元件的布局不正確或高速信號的錯誤布線都會引起信號完整性問題。主要的信號完整性問題包括：延遲、反射、同步切換噪聲、振蕩、地彈、串擾等。

　　2. 信號完整性的定義

　　信號完整性是指信號在電路中能以正確的時序和電壓做出響應的能力，是信號未受到損傷的一種狀態，它表示信號在信號線上的質量。

　　2.1 延遲（Delay）

　　延遲是指信號在PCB板的導線上以有限的速度傳輸，信號從發送端發出到達接收端，其間存在一個傳輸延遲。信號的延遲會對系統的時序產生影響，傳輸延遲主要取決于導線的長度和導線周圍介質的介電常數。

　　在高速數字系統中，信號傳輸線長度是影響時鐘脈沖相位差的 直接因素，時鐘脈沖相位差是指同時產生的兩個時鐘信號，到達接收端的時間不同步。

　　時鐘脈沖相位差降低了信號沿到達的可預測性，如果時鐘脈沖相位差太大，會在接收端產生錯誤的信號，如圖1所示，傳輸線時延已經成為時鐘脈沖周期中的重要部分。

　　2.2 反射（Reflection）

　　反射就是子傳輸線上的回波。當信號延遲時間（Delay）遠大于信號跳變時間（Transition Time）時，信號線必須當作傳輸線。當傳輸線的特性阻抗與負載阻抗不匹配時，信號功率（電壓或電流）的一部分傳輸到線上并到達負載處，但是有一部分被反射了。

　　若負載阻抗小于原阻抗，反射為負；反之，反射為正。布線的幾何形狀、不正確的線端接、經過連接器的傳輸及電源平面不連續等因素的變化均會導致此類反射。

　　2.3 同步切換噪聲（SSN）

　　當PCB板上的眾多數字信號同步進行切換時（如CPU的數據總線、地址總線等），由于電源線和地線上存在阻抗，會產生同步切換噪聲，在地線上還會出現地平面反彈噪聲（地彈）。

　　SSN和地彈的強度也取決于集成電路的I/O特性、PCB板電源層和平面層的阻抗以及高速器件在PCB板上的布局和布線方式。

　　2.4 串擾（Crosstalk）

　　串擾是兩條信號線之間的耦合，信號線之間的互感和互容引起線上的噪聲。容性耦合引發耦合電流，而感性耦合引發耦合電壓。串擾噪聲源于信號線網之間、信號系統和電源分布系統之間、過孔之間的電磁耦合。

　　串繞有可能引起假時鐘，間歇性數據錯誤等，對鄰近信號的傳輸質量造成影響。實際上，我們并不需要完全消除串繞，只要將其控制在系統所能承受的范圍之內就達到目的。

　　PCB板層的參數、信號線間距、驅動端和接收端的電氣特性、基線端接方式對串擾都有一定的影響。

　　2.5 過沖（Overshoot）和下沖（Undershoot）

　　過沖就是 個峰值或谷值超過設定電壓，對于上升沿，是指 電壓，對于下降沿是指 電壓。下沖是指下一個谷值或峰值超過設定電壓。

　　過分的過沖能夠引起保護二極管工作，導致其過早的失效。過分的下沖能夠引起假的時鐘或數據錯誤（誤操作）。

　　2.6 振蕩（Ringing）和環繞振蕩（Rounding）

　　振蕩現象是反復出現過沖和下沖。信號的振蕩即由線上過渡的電感和電容引起的振蕩，屬于欠阻尼狀態，而環繞振蕩，屬于過阻尼狀態。

　　振蕩和環繞振蕩同反射一樣也是由多種因素引起的，振蕩可以通過適當的端接予以減小，但是不可能完全消除。

　　2.7 地電平反彈噪聲和回流噪聲

　　在電路中有較大的電流涌動時會引起地平面反彈噪聲，如大量芯片的輸出同時開啟時，將有一個較大的瞬態電流在芯片與板的電源平面流過，芯片封裝與電源平面的電感和電阻會引發電源噪聲，這樣會在真正的地平面（O V）上產生電壓的波動和變化，這個噪聲會影響其他元件的動作。

　　負載電容的增大、負載電阻的減小、地電感的增大、同時開關器件數目的增加均會導致地彈的增大。

　　由于地電平面（包括電源和地）分割，例如地層被分割為數字地、模擬地、屏蔽地等，當數字信號走到模擬地線區域時，就會生成地平面回流噪聲。

　　同樣，電源層也可能會被分割為2.5 V，3.3 V，5 V等。所以在多電壓PCB設計中，對地電平面的反彈噪聲和回流噪聲需要特別注意。

　　3. 信號完整性解決方法

　　信號完整性問題不是由某一單一因素引起的，而是板級設計中多種因素共同引起的，主要的信號完整性問題包括反射、振鈴、地彈、串擾等，下面主要介紹串擾和反射的解決方法。

　　3.1 串擾分析

　　串擾是指當信號在傳輸線上傳播時，因電磁耦合對相鄰的傳輸線產生不期望的電壓噪聲干擾。過大的串擾可能引起電路的誤觸發，導致系統無法正常工作。

　　由于串擾大小與線間距成反比，與線平行長度成正比。串擾隨電路負載的變化而變化，對于相同拓撲結構和布線情況，負載越大，串擾越大。串擾與信號頻率成正比，在數字電路中，信號的邊沿變化對串擾的影響 ，邊沿變化越快，串擾越大。

　　針對以上這些串擾的特性，可以歸納為以下幾種減小串擾的方法：

　　（1） 在可能的情況下降低信號沿的變換速率。通過在器件選型的時候，在滿足設計規范的同時應盡量選擇慢速的器件，并且避免不同種類的信號混合使用，因為快速變換的信號對慢變換的信號有潛在的串擾危險。

　　（2） 容性耦合和感性耦合產生的串擾隨受干擾線路負載阻抗的增大而增大，所以減小負載可以減小耦合干擾的影響。

　　（3） 在布線條件許可的情況下，盡量減小相鄰傳輸線間的平行長度或者增大可能發生容性耦合導線之間的距離，如采用3W原則（走線間距離間隔必須是單一走線寬度的3倍或兩個走線間的距離間隔必須大于單一走線寬度的2倍）。更有效的做法是在導線間用地線隔離。

　　（4） 在相鄰的信號線間插入一根地線也可以有效減小容性串擾，這根地線需要每1/4波長就接入地層。

　　（5） 感性耦合較難抑制，要盡量降低回路數量，減小回路面積，信號回路避免共用同一段導線。

　　（6）相鄰兩層的信號層走線應垂直，盡量避免平行走線，減少層間的串擾。

　　（7） 表層只有一個參考層面，表層布線的耦合比中間層要強，因此，對串擾比較敏感的信號盡量布在內層。

　　（8）通過端接，使傳輸線的遠端和近端、終端阻抗與傳輸線匹配，可大大減少串擾和反射干擾。

　　3.2 反射分析

　　當信號在傳輸線上傳播時，只要遇到了阻抗變化，就會發生反射，解決反射問題的主要方法是進行終端阻抗匹配。

　　3.2.1 典型的傳輸線端接策略

　　在高速數字系統中，傳輸線上阻抗不匹配會引起信號反射，減少和消除反射的方法是根據傳輸線的特性阻抗在其發送端或接收端進行終端阻抗匹配，從而使源反射系數或負載反射系數為O。傳輸線的長度符合下列的條件應使用端接技術：

　　L》tr/2tpd。式中，L為傳輸線長；tr為源端信號上升時間；tpd為傳輸線上每單位長度的負載傳輸延遲。

　　傳輸線的端接通常采用2種策略：使負載阻抗與傳輸線阻抗匹配，即并行端接；使源阻抗與傳輸線阻抗匹配，即串行端接。

　　（1） 并行端接

　　并行端接主要是在盡量靠近負載端的位置接上拉或下拉阻抗，以實現終端的阻抗匹配，根據不同的應用環境，并行端接又可以分為如圖2所示的幾種類型。

　　（2） 串行端接

　　串行端接是通過在盡量靠近源端的位置串行插入一個電阻到傳輸線中來實現，串行端接是匹配信號源的阻抗，所插入的串行電阻阻值加上驅動源的輸出阻抗應大于等于傳輸線阻抗。

　　這種策略通過使源端反射系數為零，從而抑制從負載反射回來的信號（負載端輸入高阻，不吸收能量）再從源端反射回負載端。

　　3.2.2 不同工藝器件的端接技術

　　阻抗匹配與端接技術方案隨著互聯長度、電路中邏輯器件系列的不同，也會有所不同。只有針對具體情況，使用正確、適當的端接方法才能有效地減少信號反射。

　　一般來說，對于一個CMOS工藝的驅動源，其輸出阻抗值較穩定且接近傳輸線的阻抗值，因此對于CMOS器件使用串行端接技術就會獲得較好的效果；而TTL工藝的驅動源在輸出邏輯高電平和低電平時其輸出阻抗有所不同。

　　這時，使用并行戴維寧端接方案則是一個較好的策略；ECL器件一般都具有很低的輸出阻抗，因此，在ECL電路的接收端使用一下拉端接電阻來吸收能量則是ECL電路的通用端接技術。

　　當然上述方法也不是 的，具體電路上的差別、網絡拓撲結構的選取、接收端的負載數量都是可以影響端接策略的因素，因此在高速電路中實施電路的端接方案時，需要根據具體情況來選取合適的端接方案，以獲得 的端接效果。

　　4. 信號完整性分析建模

　　合理進行電路建模仿真是 常見的信號完整性解決方法，在高速電路設計中，仿真分析越來越顯示出優越性。它給設計者以準確、直觀的設計結果，便于及早發現問題，及時修改，從而縮短設計時間，降低設計成本。常用的有3 種：SPICE模型，IBIS模型，Verilog-A模型。

　　SPICE是一種功能強大的通用模擬電路仿真器。它由兩部分組成：模型方程式（Model Equation）和模型參數（Model Parameters）。

　　由于提供了模型方程式，因而可以把SPICE模型與仿真器的算法非常緊密地連接起來，可以獲得更好的分析效率和分析結果；IBIS模型是專門用于PCB板級和系統級的數字信號完整性分析的模型。

　　它采用I/V和V/T表的形式來描述數字集成電路I/O單元和引腳的特性，IBIS模型的分析 主要取決于1/V和V/T表的數據點數和數據的 度，與SPICE模型相比，IBIS模型的計算量很小。

　　5. 仿真驗證

　　采用異步收發報機實例電路來展示結果，在仿真環境下設置激勵信號為50 ns，電源設置為5V，其他設置默認，對RTSB網絡的U3-5腳進行仿真，仿真情況如圖3所示：

　　a曲線是端接前的信號波形，可以看到存在嚴重的信號反射；曲線b，c為地端接電阻后的信號波形，端接電阻值不同；d曲線為戴維南端接后的信號波形，從圖中可以看出端接電阻可以基本消除反射，缺點是端接電阻到地使地高電平電壓下降，端接電阻到電源使電源低電平升高。

　　6. 結 語

　　基于微電子技術的不斷發展，高速器件的使用和高速數字系統設計越來越多，系統數據速率、時鐘速率和電路密集度都在不斷增加，對PCB板的設計要求也越來越高，特別是信號完整性問題。

　　要保證PCB具有良好的信號完整性就必須綜合多種影響因素，合理布局、布線，從而提高產品性能。