IC設計簡介

　　IC設計，Integrated Circuit Design，或稱為集成電路設計，是電子工程學和計算機工程學的一個學科，其主要內容是運用專業的邏輯和電路設計技術設計集成電路（IC）。

　　IC的設計可以分為兩個部分，分別為：前端設計（也稱邏輯設計）和后端設計（也稱物理設計），這兩個部分并沒有統一嚴格的界限，凡涉及到與工藝有關的設計可稱為后端設計。

　　IC設計方法

　　IC設計是將系統、邏輯與性能的設計要求轉化為具體的物理版圖的過程， 也是一個把產品從抽象的過程一步步具體化、直至最終物理實現的過程。為了完成這一過程， 人們研究出了層次化和結構化的設計方法：層次化的設計方法能使復雜的系統簡化，并能在不同的設計層次及時發現錯誤并加以糾正；結構化的設計方法是把復雜抽象的系統劃分成一些可操作的模塊，允許多個設計者同時設計，而且某些子模塊的資源可以共享。

　　IC設計前后端流程與EDA工具介紹

　　前段設計的主要流程：

　　1、規格制定

　　芯片規格也就像功能列表一樣，是客戶向芯片設計公司（稱為Fabless，無晶圓設計公司）提出的設計要求，包括芯片需要達到的具體功能和性能方面的要求。

　　2、詳細設計

　　Fabless根據客戶提出的規格要求，拿出設計解決方案和具體時間架構，劃分模塊功能。

　　3、HDL編碼

　　使用硬件描述語言（VHDL、Verilog HDL，業界公司一般都是用后者）將模塊功能以代碼來描述實現，也就是將實際的硬件電路功能通過HDL語言描述出來，形成RTL（寄存器傳輸級）代碼。

　　4、仿真驗證

　　仿真驗證就是檢驗編碼設計的正確性，檢驗的標準就是第一步制定的規格。看設計是否滿足了規格中的所有要求。規格是設計正確與否的黃金標準，一切違反不符合規格要求的，就需要重新修改設計和編碼。設計和仿真驗證是反復迭代的過程，知道驗證結果顯示完全符合規格標準。仿真驗證工具：Mentor公司的Modelsim，Synopsys的VCS，還有Cadence的NC-verilog均可以對RTL級的代碼進行設計驗證，該部分個人一般是用第一個-Modelsim。該部分稱為前段仿真，接下來邏輯部分綜合之后再一次進行的仿真可以稱為后仿真。

　　5、邏輯總和-Design Compiler

　　仿真驗證通過，進行邏輯綜合。邏輯綜合的結果就是把設計實現的HDL代碼翻譯成門級網表netlist。綜合需要設定約束條件，就是你希望綜合出來的電路在面積、時序等目標參數上達到的標準。邏輯總和需要基于特定的綜合庫，不同的庫中，門電路基本標準單元（standard cell）的面積，時序參數是不一樣的。所以，選用的綜合庫不一樣，綜合出來的電路在時序，面積上是有差異的。一般來說，綜合完成后需要再次做仿真驗證（這個也稱為后仿真，之前的稱為前仿真）邏輯綜合工具Synopsys的Design Compiler，仿真工具選擇上面的三種仿真工具均可。

　　6、STA

　　State Timing Analysis （STA），靜態時序分析，這也屬于驗證范疇，它主要是在時序上對電路進行驗證，檢查電路是否存在建立時間（setup time）和保持時間（hold time）的違例（violation）。這個是數字電路基礎知識，一個寄存器出現這兩個時序違例時，使沒有辦法正確采樣數據和輸出數據的，所以以寄存器為基礎的數字芯片功能肯定會出現問題。STA工具有Synopsys的prime time。

　　7、形式驗證

　　這也是驗證范疇，他是從功能上（STA是時序上）對綜合后的網表進行驗證。常用的就是等價性檢查方法，以功能驗證后的HDL設計為參考，對比綜合后的網表功能，他們是否在功能上存在等價性。這樣做是為了博啊正在邏輯綜合過程中沒有改變原先HDL描述的電路功能。性試驗真工具有Synopsys的Formality。前端設計的流程暫時寫到這里。從設計程度上來講，前端設計的結果就是得到芯片的門級網表電路。

　　Backend design flow后端設計流程

　　1、DFT

　　Design For Test，可測性設計。芯片每步往往都自帶測試電路，DFT的目的就是在設計的時候就考慮將來的測試。DFT的常見方法是，在設計中插入掃描鏈，將非掃描單元（如寄存器）變為掃描單元。DFT工具Synopsys的DFT Compiler。

　　2、布局規劃（FloorPlan）

　　布局規劃就是放置芯片的宏單元模塊，在總體上確定各種功能電路的擺放位置，如IP模塊，RAM，I/O引腳鄧鄧。布局規劃能直接影響芯片最終的面積。工具為Synopsys的Astro

　　3、CTS

　　Clock Tree Synthesis，時鐘樹綜合，簡單點說就是時鐘的不限。由于時鐘信號在數字芯片的全局指揮作用，它的分布應該是對稱式的連接到各個寄存器單元，從而使時鐘從同一個時鐘源到達各個寄存器時，時鐘延遲差異最小。這也是為什么時鐘信號需要單獨布線的原因。CTS工具，Synopsys的Physical Compiler.

　　4、布線（Place & Route）

　　這里的布線就是普通信號布線了，包括各種標準單元（基本邏輯門電路）之間的走線。