前記：看到了很多介紹IC或者FPGA設計工具系統的資料，但是感覺都不是很綜合。所以這里嘗試做一個2012版的EDA工具介紹。

FPGA設計

基本設計工具，QUARTUS, ISE, Synplify pro, Modelsim.

主流FPGA器件主要是兩家，Altera和Xilinx。所以兩家的QUARTUS和ISE是FPGA設計流程中的基礎。

當然synplify pro也對各自有支持。

Modelsim既有OEM版，也有SE版，行行種種，作為ISE設計流程中的無縫環節，用Modelsim SE是個不錯的選擇。

IC 設計工具

基本設計工具：Verdi，DC，PT，FM，SoC Encounter，還有Calibre。

世界三大EDA廠商一般指的是Cadence, Synopsys, Mentor Graphics，四強的話好包括Springsoft。就我個人的理解，Synopsys主要是強在前端，DC和PT是公認的標準。Cadence牛在后端，無論是RF, 數字，亦或是PCB級，它的后端布線工具都用的挺廣的。MG的工具則有點分散，物理驗證和參數提取的Calibre也是大多數公司采用的sign off 工具，而Modelsim也用的是相當廣泛，最近CatapultC的SystemC綜合工具也涌現出來和Synopsys的Synphony C Compiler來抗衡。個人的理解，MG工具的流行主要是在其平臺友好性，幾乎所有的工具都可以在windows上運行，而這一點是前兩家難以做到的。Springsoft最突出的工具可能就是從Debussy過渡來的Verdi(現在已經是Verdi3了)，主要是用來做代碼查錯。

代碼查錯的工具：Synopsys的LEDA(最簡單), Springsoft的nLint，Spygalss（最全面，可以做CDC）

仿真：Synopsys VCS，Cadence NC-Verilog, Verilog-XL，以及MG的Modelsim和Questasim（兩者間命令上沒有太大的差別，但是后者主要是針對各大驗證方法學來的，對SystemVerilog支持更好）

綜合：S的DC，Cadence的Buildgates。

時序：S的PT，Cadence的pearl

Layout工具：Cadence的Virtuoso，Springsoft的laker

P&R：S的ICC，Astro，Cadence的SoC Encounter(現在改為EDI)

DRC, LVS,參數提取?: S的Herclues,StarRC(Herclues做物理驗證，StarRC做參數提取)，Cadence Diva/Dracula/Assura（Assura需要單獨裝）以及MG的Calibre?

Spice工具：S的Hspice以及Cadecen的Spectre

--update(0810):

Synopsys 的設計部分是Galaxy Design System, 驗證部分是Discovery platform.

從前到后的全流程設計，VCS, DC, DFTC, Formality, Prtimetime, TetraMAX(ATPG)

后端的是，Hercules(DRC, LVS), ICC(including Design Planning), 參數提取Star-RCXT.

Sign off, STA是Primetime, SI是PT-SI, transistor仿真是Hsim(Nanosim, 都是FastSpice家族的，不同于Hspice和Spectre，不清楚具體區別)，power是Primerail(Astro-rail來的)

Cadence的全流程很多工具都沒有接觸到（ref_link）

通過link中的右邊欄的相關產品，可以發現encounter家族還是有很多和Synopsys的對應產品，只不過，都是encounter的名字，常說的APR工具其實是encounter design implementation(EDI) system。這才是比較專業的叫法。

mentor

前面關于mentor的講法不是很準確，固然和win有很強的相關性，但發現mentor的產品很多走的是驗證路線。無論是功能仿真，還是PCB級或物理驗證，都是驗證的路線。物理驗證當然是Calibre, mbistarchitect 也是業內用于做mbist做多的產品。