直寫高速緩存（direct-write cache memories）是今日微處理器的支柱，因為它們能以一種對應用程序透明化的模式降低存儲延遲。不過，先進處理器的設計工程師正致力于針對下一代多核處理器，轉向采用軟件管理緩存（software-managed scratchpad）與信息傳遞（message-passing）技術，例如由IBM、Toshiba與Sony所開發、應用于PlayStation 3游戲機的Cell寬頻引擎架構（Broadband Engine Architecture，CBEA）。

　　遺憾的是，軟件管理暫存器與信息傳遞技術對應用程序設計師來說是額外負擔，并因此意味著微處理器演進過程中的退步。而日前美國半導體技術研發聯盟機構Semiconductor Research Corp（SRC）聲稱，該機構已經解決了新一代處理器的高速緩存擴充問題，可讓處理器最多擁有512顆核心；SRC是利用分級硬件一致性（hierarchical hardware coherence）方案，讓今日的多層級緩存在自然演變的同時，又保有對應用程序的透明度。

　　“設計工程師一直對未來多核微處理器的儲存問題感到憂心，并致力于透過緩存與信息傳遞技術來達成軟件的一致性；”參與上述研究專案的美國杜克大學（Duke University）教授Dan Sorin表示：“但這種方法需要程序設計師進行數據移動管理，這并不是產業界應該走的方向。”Sorin參與的SRC贊助研究，是與美國賓州大學（University of Pennsylvania）教授Milo Martin與威斯康辛大學（University of Wisconsin）教授Mark Hill合作進行。

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　　藍色線所代表的單階層平行目錄緩存，在處理器核心擴充到超過32顆的時候會發生無法接受儲存的現象，但具備分級目錄的雙層（紅色線）與三層（綠色線）緩存則能擴充支持到512顆核心，而且僅須增加2~4%的儲存空間

　　研究人員提出一種分級硬件一致性技術，聲稱可讓處理器閃存以其核心數量的平方根（square root）進行擴充，而且僅需為處理器添加2%的儲存空間，就可支持最多512顆核心。也就是說，盡管核心數量增加，數據流量、儲存空間與功耗的增加幅度緩慢，讓未來的處理器能繼續使用具備硬件一致性、對應用程序透明化的直寫高速緩存。

　　“這樣的結果將藉由對設計工程師保證緩存一致性不會遭遇限制，而改變電腦架構的發展方向；”SRC的IC與系統科學部門總監David Yeh表示：“我們現在知道，還有方法可以繞過限制，因此設計工程師可以不用再擔心。而且所有的技術都是現成的，不需要新發明的方法，只要聰明地運用那些現有技術就可以。”

　　值得一提的是，目前的直寫硬件一致性架構，能藉由以分級目錄增強的共享緩存與明確的快取清除通知（cache eviction notifications）之協同組合而進化，在處理器核心數量增加的同時保持流量、儲存、延遲與功耗能在控制之下。SRC指出，未來的大量并行多核處理器發展藍圖將因此而清晰且暢通無阻。