一、請問，模擬電源處濾波經常是用LC電路。但是，我發現有時LC比RC濾波效果差，請問這是為什么，濾波時選用電感，電容值方法是什么？?
????答：LC與RC濾波效果比較必須考慮所要濾掉頻帶與電感值選擇是否恰當。?因為電感感抗大小與電感值和頻率有關。如果電源噪聲頻率較低，而電感值又不夠大，這時濾波效果可能不如RC。但是，使用RC濾波要付出代價是電阻本身會耗能，效率較差，且要注意所選電阻能承受功率。
????電感值選用除了考慮所想濾掉噪聲頻率外，還要考慮瞬時電流反應能力。如果LC輸出端會有機會需要瞬間輸出大電流，則電感值太大會阻礙此大電流流經此電感速度，增加紋波噪聲。電容值則和所能容忍紋波噪聲規范值大小有關。紋波噪聲值要求越小，電容值會較大。而電容ESR/ESL也會有影響。
????另外，如果這LC是放在開關式電源輸出端時，還要注意此LC所產生極點零點(pole/zero)對負反饋控制回路穩定度影響。?
二、在電路板尺寸固定情況下，如果設計中需要容納更多功能，就往往需要提高PCB走線密度，但是這樣有可能導致走線相互干擾增強，同時走線過細也使阻抗無法降低，請專家介紹在高速（>100MHz)高密度PCB設計中技巧??
????答：在設計高速高密度PCB時，串擾確實是要特別注意，因為它對時序與信號完整性有很大影響。以下提供幾個注意地方：
1、選擇適當端接方式。
2、控制走線特性阻抗連續與匹配。
3、避免上下相鄰兩層走線方向相同，甚至有走線正好上下重迭在一起，因為這種串擾比同層相鄰走線情形還大。
4、利用盲埋孔來增加走線面積。但是PCB板制作成本會增加。在實際執行時確實很難達到完全平行與等長，不過還是要盡量做到。除此以外，可以預留差分端接和共模端接，以緩和對時序與信號完整性影響。
5、走線間距大小。一般常看到間距為兩倍線寬。可以透過仿真來知道走線間距對時序及信號完整性影響，找出可容忍最小間距。不同芯片信號結果可能不同。
三、一個系統往往分成若干個PCB，有電源、接口、主板等，各板之間地線往往各有互連，導致形成許許多多環路，產生諸如低頻環路噪聲，不知這個問題如何解決？??
????答：各個PCB板子相互連接之間信號或電源在動作時，例如A板子有電源或信號送到B板子，一定會有等量電流從地層流回到A板子?。這地層上電流會找阻抗最小地方流回去。所以，在各個不管是電源或信號相互連接接口處，分配給地層管腳數不能太少，以降低阻抗，這樣可以降低地層上噪聲。另外，也可以分析整個電流環路，尤其是電流較大部分，調整地層或地線接法，來控制電流走法，降低對其它較敏感信號影響。