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硬件仿真器（Emulator）從誕生至今，已經有接近40年的歷史，經歷了一個不斷成熟的過程，它隨著集成電路產業的發展仍在不斷演進。

想了解Emulation的發展和技術演進的，可以觀看Dr. T.C. Lin作為硬件仿真器發展的親歷者的精彩分享。

Emulation: From History to Technology Evolution

20世紀80年代后期，FPGA芯片剛剛誕生，立刻被用于電路邏輯的仿真。因為FPGA本質就是使用可編程的通用電路單元去仿真各種電路，非常適合電路邏輯的仿真驗證。

那之后，用多顆FPGA芯片構建專用的硬件仿真器產品逐漸掀起熱潮，這需要解決一系列的問題：大規模FPGA陣列的硬件設計、目標電路邏輯的分割、多FPGA之間的數據交換、如何實現分割之后的統一調試等等。

硬件仿真器以其容量、性能、可調試性方面的獨特優勢，從誕生以來不斷發展，已經是仿真驗證中的基礎性EDA工具，也引領著芯片驗證技術的不斷革新。

本文將從發展的眼光來探討“當代Emulator”應該滿足哪些條件。

Emulator v.s. Prototyping

Emulator具備更深度和靈活的調試能力

總體上看，硬件仿真器能夠支持超大規模（百億門級）的設計容量，全自動化的軟件設置實現流程，基本無需修改硬件連接配置，以及靈活多樣的全系統仿真調試能力，Emulator的優勢包括：

依托自研綜合工具的信號綜合后全保留，以及完整、長時間的信號追蹤（達數百億周期）

信號的高級觸發模式態探針插入/離線虛擬調試

擁有不限量的時鐘域，它們可以從核心時鐘資源中無限衍生

全系統范圍可見的Debug調試追蹤

System Verilog/UVM Simulation/C++/Python等測試加速支持

軟硬件的協同驗證、測試接口的虛擬化支持

系統功耗預估/分析等

現代硬件仿真系統容量

進入 “百億門規?！钡募墑e

考慮到硬件仿真自身會占用大量的Debug(調試) 邏輯，這里的“大容量”，是指產品扣除了上述的調試邏輯后，能夠供用戶實際使用的最大設計容量。那么，這個指標必須匹配當前主流SoC和多片封裝的Chiplet芯片設計規模。什么是主流芯片規模？ ?

蘋果M1Pro處理器的規模約100億門

按一般的4晶體管等效門來大致計算，GPU巨頭英偉達公司目前主流GPU芯片規模為100多億門（420億晶體管），蘋果M1 Pro處理器的規模約100億門（400億左右晶體管，單封裝），國內某廠商的AI芯片是超過90億門（370億晶體管），即使是比較小的某廠商交換芯片，也接近50億門規模（近200億晶體管），而其它的大型CPU、GPU、DPU等主流系統級芯片也都在百億門左右甚至更高的規模。 ?

從這些數據來定義Emulator，我們可以提出一個很具體的百億門容量指標。 ? 不

能通過全自動設計工具支持百億門以上設計實現仿真的產品，只能說有一定的硬件仿真（Emulation）特性，但由于其無法容納并驗證一個全芯片規模的邏輯功能，所以很難被認定為完整的Emulator，即硬件仿真器產品。 ? 從國外EDA公司的主流產品來看，目前也都達到了百億門到三百億門級別的容量指標，同時對大容量設計依然保持數百KHz以上甚至上MHz的性能。 ?

硬件仿真器豐富的使用模式

ICE模式

ICE模式的吸引力在于能將現實測試中的激勵，以可綜合的方式注入到硬件中高速運行的DUT（待測設備）中，以此驗證設計在硬件中的真實功能和性能

在Emulator初生的年代，ICE模式是最主要的使用模式，一直到今天也是主流使用場景之一

此外，典型的測試例子是需要在外部系統和硬件仿真器之間插入速度適配器(Speed Adapter)，這樣做是為了適應前者的快速時鐘速率

TBA加速仿真模式

軟件的功能也大大加強。除了傳統的ICE模式外，基于Transaction（事務級）、以收發包為傳輸單位的TBA加速仿真模式及Hybrid Mode的仿真模式（即在Server主機當中安裝各類虛擬OS，DUT運行在Emulator中，兩者通過特定的協議聯通）

雖然說這兩者的運行速度不及ICE模式高，但由于其無需復雜連線，與傳統軟件仿真兼容的方案，以及十分豐富的調試手段，受到了驗證工程師的廣泛歡迎

Hybrid混合仿真模式

隨著Emulator要仿真的系統越來越復雜，將軟件模型與Emulator中的DUT邏輯混合使用，去仿真更大的系統也成為了一個常用應用場景

在主機上運行虛擬CPU模型，或者是虛擬化的完整x86主機，而把外設芯片電路放在Emulator中仿真，兩者之間通過Transactor協議模型互聯，就是一種典型的混合仿真

相反，把CPU模型運行在Emulator中，而用軟件去仿真豐富多樣的存儲或外設接口模型(HBM,DDR5/4,LPDDR/PCIe/MIPI PHY等)，也大大增強了工程師的系統級驗證手段

此外，對斷言（Assertion）和覆蓋率（Coverage）的支持、基于DPI-C的TLM擴展接口及對運行現場保存和恢復的支持等，這些高級功能的加入也給高速仿真驗證工作提供了完整的解決方案。

不斷發展的硬件仿真器

硬件仿真器是一個軟件工具鏈和硬件平臺互相配合、設計難度極高的復雜系統。因此，目前市場上能夠提供真正意義上硬件仿真器及完整配套方案的公司也是鳳毛麟角，過去主要是來自美國的EDA三大巨頭：

Cadence的Palladium系列，以特制ASIC 處理器組成龐大系統

Synopsys基于商業FPGA的ZeBU產品線

西門子EDA（原Mentor）基于自研FPGA芯片的硬件仿真器Veloce

而國產EDA廠商也在追趕、創新、超越，比如芯華章最新發布的國內首套百億級HuaEmuE1硬件仿真器，不僅僅實現了傳統仿真器在容量、調試、性能方面的各項能力，還創新發展了多項特色功能：

E1為了解決多級FPGA傳輸數據引起的延遲過大問題，采用了自研格式的高速光交換協議，和傳統通用的Aurora協議相比，延遲降低50%；同時在物理的部署上采用全光纜互聯，更輕便靈活；較銅制線纜的應力影響更小

系統最高支持128個用戶同時使用，并采用了“隔離通道”的技術，來保證多用戶情況下數據的獨立性，防止互相干擾；并且支持基于云的使用模式

E1支持豐富的驗證場景，如虛擬主機混仿、虛擬設備混仿、ICE在線仿真、系統性能分析、軟仿測試加速、系統級調試等

E1還支持非常豐富的解決方案：從協議上，涵蓋AXI/PCIe/MIPI/DDR5/DDR4/HBM2E Transactor等各種類型的應用

以下我們結合具體的應用場景，來簡單說明芯華章硬件仿真系統為用戶提供的豐富解決方案。

芯華章科技PCIe方案

?? 在Host主機側進行配置和控制的動作，運行一個包含PCIe協議相關測試用例的軟件仿真器(Simulator)，那么再在E1硬件上運行一個模擬PCIe Root Complex的可綜合模型(內部包含了PCIe RC的IP)；

?? 通過PIPE接口連接到用戶設計的待驗證功能模塊。這樣的好處是避免了繁瑣的硬件線路連接，從而使得驗證過程更穩定可靠。

芯華章科技DDR5模型

?? 芯華章自研的XRAM模塊提供前后門讀寫等工作模式，可以方便用戶的調試，通過連接DDR5的內存模型并提供到接口給用戶，然后用戶只需方便地把自己的設計接到內存接口上就可以實現模塊的調用實現。

由此看來：在這些創新技術的驅動下，硬件仿真系統，特別是國產EDA廠商的百億門級以上的硬件仿真產品，在實現智能設計流程、減少用戶人工投入、縮短芯片驗證周期方面，起到了極大的作用，一定會繼續作為關鍵性EDA工具推動芯片設計驗證方法的發展。

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