當芯片設計師和驗證工程師向我詢問硬件仿真時，經常會出現五個常見問題。一切都經過深思熟慮，答案被廣泛分享。

今天，仿真在設計驗證工具箱中是強制性的。為什么？出于兩個不相關的原因：驗證工具對性能和吞吐量的不斷增長的需求以及硬件仿真技術的顯著進步。兩者的融合將硬件仿真推向了任何驗證工具箱中的突出位置。

今天，SoC 設計包含兩個飛速發展的領域：驚人的硬件復雜性和不斷升級的軟件內容。只有硬件仿真才能處理驗證兩者的集成并跨邊界跟蹤設計錯誤的艱巨任務。

IKOS 設計系統公司在 1990 年代后期率先發明了支持硬件仿真的虛擬化技術，為新的部署模式開辟了道路，并導致了仿真數據中心的創建。（注：IKOS 于 2002 年被 Mentor Graphics（現為 Siemens EDA）收購。）

仿真的價值主張是什么？

無論我們喜不喜歡，市場動態都在我們的生活中呈現出重要的力量。他們可以創造財富并摧毀財富。在競爭激烈的市場中錯過一個新產品的市場窗口，風險自負——它可能會扼殺你的產品并讓公司倒閉。

在電子設計領域，錯過市場窗口通常是由于硅重新設計。更一般地說，這是由于路線圖安排不當，人力和設計工具資源不足。

技術工藝節點越先進，重紡成本越高。無論重新旋轉的成本有多大，后期進入市場的成本都要高得多。延遲三個月的產品會抹去三分之一的潛在總收入。

底線非常明確：必須消除錯過市場窗口的風險。硬件仿真是規避風險的最佳驗證工具。憑借其徹底和快速的硬件/軟件驗證能力，它可以消除重新設計，加快路線圖進度，同時提高產品質量。

從用戶的角度來看，HDL 模擬器和仿真器有什么區別？

區別在于設計大小和驗證工作量的大小。只要被測設計 （DUT） 的大小在 1 億門或更少的范圍內，并且工作負載執行時間不超過一天，HDL 模擬器就是硬件調試的首選。它們易于使用、設置快速、編譯 DUT 的速度極快，并且可以靈活地調試硬件設計。而且，相當重要的是，它們的購買成本不高。

所有這些都表明 HDL 仿真器是在硬件設計周期的早期階段進行 IP 和塊級驗證的理想選擇。

當設計和工作負載大小超過這些限制并且需要進行硬件/軟件測試時，HDL 仿真器變得無效，而硬件仿真成為唯一的選擇。

如今，硬件仿真器在 AI/ML、5G 和汽車應用中的任何設計規模，甚至數十億門中都無人能敵。他們可以查明難以發現的硬件錯誤，這些錯誤可能需要數十億次驗證周期才能發現，以便將嵌入式軟件與底層硬件集成。它們支持多個并發用戶，并且可以從世界任何地方遠程訪問。而且，相當重要的是，盡管他們認為收購成本很高，但他們的投資回報率卻非常低。

從用戶的角度來看，仿真器和 FPGA 原型有什么區別？

原則上，FPGA 原型與硬件仿真器共享相同的技術基礎。兩者都使用專用和可重新編程的硬件來加速驗證周期。仿真器中的硬件通常是從頭開始設計的，并針對目標設計驗證進行定制。在原型中，它基于一系列商用 FPGA。

仔細觀察，原型權衡了快速和簡單的設計設置和編譯，以及強大的 DUT 調試，以顯著加快執行速度。具體來說，在同一個 DUT 上，原型的運行速度可能比仿真器快 10 倍。

FPGA 原型是軟件驗證的更好選擇，而仿真器是系統級硬件驗證和硬件/軟件集成的完美選擇。

仿真器和 FPGA 原型能否集成到一個通用的驗證/確認流程中？

確實。它們可以而且應該被整合。

首先，它們應該共享編譯前端，而后端則依賴于工具。好處將是更容易和更快的 DUT 編譯。如果它為仿真而編譯，它可能會為原型設計而編譯。

其次，它們應該共享相同的 DUT 數據庫，以允許在運行時將執行從一個轉移到另一個。例如，啟動操作系統和執行軟件工作負載可以在原型中執行，直到遇到錯誤。然后將設計數據庫保存在原型中并將其恢復到仿真器中將顯著加快準確的調試跟蹤。

通過添加基于混合仿真的虛擬原型平臺，可以進一步實現集成路線圖。

通過緊密結合一流的仿真器、虛擬原型和 FPGA 原型，驗證團隊可以實施最先進且有效的“左移”策略。

今年早些時候，一些公告吹捧了下一代硬件輔助驗證平臺，該平臺將硬件仿真、以虛擬模式部署的原型與全面的軟件測試環境、所有芯片設計驗證流程中的所有基礎工具結合在一起。