當涉及到設備互連時，我們其實很難擊敗銅線。因為其低電阻率和高可靠性為業界提供了極佳的片上互連和芯片間布線。但在邏輯芯片中，隨著互連堆棧上升到 14 級范圍并且阻容 (RC) 延遲在總延遲中所占的比例越來越大，晶圓廠正在尋找替代金屬來保持性能。

減少 RC 延遲并幫助縮小標準尺寸cell的一種選擇是背面供電。這個有點激進的提議通過芯片的背面而不是正面為設備供電，從而緩解互連擁塞并改善功率傳輸。第二種選擇是hybrid bonding，它具有多種優勢，包括能夠以最小的延遲組合不同的設備。

在 IBM 開發用于將銅互連沉積到線路和通孔中的雙鑲嵌方法之前，該行業在減法沉積和蝕刻方案中使用鋁。現在，由于襯里金屬（通常是鈷）和阻擋層對電阻率的影響，銅互連已達到了其縮放極限。替代金屬不需要襯里或阻擋層，但它們的集成可能需要過渡回沉積和蝕刻工藝。這種集成方案的變化代表了互連工藝的巨大變化——寬互連上的雙鑲嵌和窄互連上的減法蝕刻方案將在同一條生產線上運行。

釕和鉬似乎是替代銅的最佳候選材料，預計首先會在 DRAM 的掩埋字線或邏輯設備的最精細金屬層中實現。

“在蝕刻期間和之后控制金屬的氧化將是一個巨大的挑戰，特別是在使用高縱橫比金屬線以獲得較低電阻的情況下，線之間集成氣隙（air gaps）是可取的，”TEL高級技術人員和技術總監Robert Clark說。air是最終的低 k 材料 (k = 1.0)，但它會犧牲結構支撐，這與低 k 電介質 (3.3) 和二氧化硅 (3.9) 不同。

盡管如此，領先的芯片制造商和工具供應商正在尋求以氣隙作為電介質的減法 Ru （subtractive Ru）和 Mo 蝕刻（Mo etching ）。就這兩種金屬而言，釕不易氧化，因此更適合蝕刻和清潔工藝。容易氧化的鉬與鑲嵌流更相容。

IBM 和三星開發了一種釕和氣隙集成方案，解決了一個迫在眉睫的高互連線間距問題。

“我們遇到的挑戰之一是，當我們試圖通過 CVD 填充這些狹窄的間距線時，我們遇到了線擺動，”IBM Research 的高級工程師 Chris Penny 說。“我們開始研究將線拉在一起的內聚力，你會得到顯著的 CD 變化或線（line）崩潰，我們在 IITC 上展示了這一點。”

Penny 描述了一種使用間隔拉動方法（spacer pull approach）的頂部通孔工藝流程，這類似于雙鑲嵌中的雙圖案化。自對準光刻-蝕刻-光刻-蝕刻 (SALELE：self-aligned litho-etch-litho-etch) 步驟形成頂部通孔和底層金屬線。“我們將圖案直接轉移到釕上，因此它在設計空間中具有很大的靈活性，”Penny 指出。“你不僅限于窄線，也不限于寬線。”

為了盡可能擴展銅工藝，芯片制造商正在消除通孔底部的勢壘金屬沉積 (TaN)，這對通孔電阻率有顯著影響。IBM/三星團隊展示了縱橫比高達 4:1 的 18 納米間距釕線和周圍氣隙。

背面供電，互連制造

方式的另一個顛覆性變化涉及背面供電 (BPD)——將供電移至晶圓背面，以便晶體管上方的互連層僅傳輸信號。拆分的原因是因為電力輸送和信號傳輸有不同的需求。電源最終遵循低電阻路徑（較粗的電線），但大電流使其易受電遷移影響。對于信號，工程師需要低電容和小橫截面，但一些電阻是可以的。高級邏輯中有 12 到 14 個金屬層級，功率密度上升，電源電壓（IR 壓降）顯著。

Imec 的 BPD 方法使用細間距 nanoTSV（200 納米間距，320 納米深）從metal-0向下延伸并落在具有嚴格覆蓋控制的掩埋電源軌上。他們使用 finFET 測試設備實現了這一點，方法是將正面粘合到載體晶圓上，減薄晶圓，然后蝕刻和填充 TSV。通過結合背面去耦電容器（metal-insulator-metal capacitor），IR 壓降進一步降低。該設計可擴展到 2nm 節點之外，因為 TSV 不占用標準單元區域。

BPD 可以減少標準單元（standard cells）中的軌道數。除了 imec 的方法外，還有另外兩種背面功率傳輸方案，工藝復雜度不斷提高。這三者都面臨將晶圓減薄至 ?10μm 的挑戰。他們需要將背面與正面連接對齊，并且擔心串聯電阻——尤其是在堆疊芯片的情況下。但是，一旦背面配電網絡建立起來，芯片制造商現在就有了另一個自由度，可以在背面整合無源或有源器件。

也許互連密度最引人注目的變化與混合鍵合有關。事實上，混合鍵合正被用于實現背面配電。混合鍵合涉及銅連接和周圍電介質的鍵合，每單位面積的連接數比銅微凸塊多 1,000 倍。

晶圓到晶圓（W2W：Wafer-to-wafer）混合鍵合比芯片到晶圓（D2W：die-to-wafer）混合鍵合更成熟。EV Group 首席技術官 Thomas Uhrmann 表示：“芯片到晶圓的對齊要復雜得多，因為您要管理芯片四個角的位置，而不是兩個晶圓的整體位置。” 晶圓對晶圓鍵合最常用于將像素陣列鍵合到相機圖像傳感器中的底層芯片。“混合鍵合在 2010 年改變了圖像傳感器的游戲規則。長江存儲是第一家做混合鍵合的NAND供應商。事實上，今天大多數進行混合鍵合的 NAND 閃存公司首先在圖像傳感器中有過混合鍵合的經驗，”他補充道。

混合鍵合的關鍵工藝步驟包括電鍍 (ECD：electroplating)、CMP、等離子活化（plasma activation）、對準、鍵合、分割和退火。盡管這些工具已經成熟，例如，用于制造雙鑲嵌銅互連和倒裝芯片鍵合，但需要完善這些工藝以滿足混合鍵合的需求。其中包括 <100 納米的對準精度、芯片到晶圓鍵合和分離工具的清潔度達到新水平、具有 0.5 納米 RMS 粗糙度的出色 CMP 平面度以及用于實現最佳鍵合的電鍍。

雖然晶圓廠正在將幾乎完成的器件相互鍵合，但芯片制造商已經期待在晶體管級別使用混合鍵合，例如，允許在硅上組合 GaN。

“當你開始達到使用混合鍵合來組合晶體管的地步時，這會變得非常有趣，因為現在你所處的間距比我們正在尋找的封裝要緊密得多，”行業分析師Dean Freeman 說。“英特爾和其他公司已經完成了將 GaN 與硅相結合的工作，這非常有趣。這是 RF 在通信設備中的一個很好的機會，因為現在，您已經將邏輯與 GaN 的速度相結合——或者最終是碳化硅，甚至可能是另一種材料——將其通信方面的工作納入太赫茲波長范圍，然后開始將毫米波從我們目前的 5G 技術所獲得的水中吹出來。”

先進封裝

從 SoC 到多芯片封裝和系統的重大轉變確實將性能、功耗和成本指標從芯片轉移到系統。“性能問題不再只是芯片問題，”Freeman說。“關于我們如何堆疊這些小芯片以及我們如何設法散熱的問題現在已經進入封裝階段了？電源管理似乎始終是我們的致命弱點。”

異構集成是指在不同器件技術上的集成，例如光學與邏輯、2.5D微處理器和HBM的共封裝，以及可以綁定存儲器、邏輯、高帶隙器件、RF等的3D-IC就是典型范例。UMC技術開發副總裁 Steven Hsu 表示：“這對于通過增強性能、降低功耗要求和提高成本效益將新興應用帶入主流至關重要。”

Amkor高級封裝和技術集成副總裁 Mike Kelly表示，2.5D 和 3D 集成將擴展到所有半導體應用。“然而，低成本應用和高性能市場之間的挑戰將有所不同。低成本應用將需要創新才能實現大批量生產。”

“向小芯片的過渡意味著這些小芯片之間的高帶寬接口，這是先進封裝的驅動力。高帶寬和小芯片尺寸需要高信號傳輸速度，通常還需要寬接口總線，”Kelly 說。“后者對凸點間距更小的更小的芯片凸點施加了相當大的壓力。這反過來又需要更先進的設備來實現die和互連之間的良好對準。高精度貼裝，同時保持高吞吐量非常重要。” 他補充說，高速需要業界不斷推動低 k 介電材料的發展。

當公司通常不開放共享有關其芯片的數據時，如何組裝包含來自不同制造商的小芯片的多芯片封裝的小芯片問題可能會通過在整個行業中涌現的聯盟來解決。Promex Industries工程副總裁 Chip Greely 說：“這將是一些大公司，然后他們將推動某種類型的平臺或足跡，他們將共同完成這項工作。”.“然后其他人都會在外面看著說，'我怎么進去？' 我設想了三四個這樣的聯盟。然后最強大的公司將在最后接管。但在此期間，你有了 chiplet 的想法，它仍然可以非常實用。借助倒裝芯片，我們可以輕松地將許多芯片放入同一基板，并與金屬 RDL 放置在一起以連接所有接口，因為組裝的基本原理——芯片貼裝、倒裝芯片和引線鍵合——沒有改變。”

前端和后端流程之間的界限不像以前那樣清晰。“FEOL 和 BEOL 之間的傳統界限正在變得模糊，因為 3D 封裝、W2W/C2W 鍵合以及芯片間互連封裝密度的持續縮小繼續受到關注，”UMC 的 Hsu 說。“這意味著 FEOL 和 BEOL 將在這些競爭激烈的領域展開正面競爭，事實上我們已經看到代工廠逐漸擴展他們的服務以包括傳統的 OSAT 功能，特別是在先進的產品領域。從長遠來看，FEOL 和 BEOL 的高度集成將是實現高性能系統的必要條件，這將對未來的行業格局產生影響。”

APSTL 的首席技術官兼國際半導體與器件路線圖 (IRDS) 封裝集成部分的主席 Dev Gupta 警告說，封裝趨勢的任何技術預測都應該反映過去獲得的知識。“當今先進封裝中使用的所有技術中，約有三分之二是摩托羅拉和英特爾幾十年前發明的。” Gupta 指出了電鍍焊料凸點倒裝芯片和有芯和無芯有機基板，他擁有這些專利。“1995 年，熱壓鍵合用于手機中 GaAs RF 模塊的機器人組裝，1998 年，積層有機基板進入大批量生產。無芯有機基板于 2002 年投入生產，用于服務器。”

Gupta 強調，用于高性能計算的先進封裝的目標一直是盡量減少主要來自寄生電容以及電阻和電感的封裝損失。“應該尋求新的方向，以盡量減少對熱機械應力和可靠性的影響。”他說。

在最近的 IEDM 會議上，ASE工程和技術營銷高級總監 Lihong Cao研究了扇出堆疊封裝 (FOPoP)、FO 基板上芯片和 FOCoS 橋的不同細分市場。對于高密度裸片間連接，橋接裸片使 0.8μm L/S 能夠在裸片之間進行通信，特別是在移動封裝、高性能計算和 AI/ML 中。另一方面，她強調了 FOPoP 作為緊湊型高密度集成的關鍵平臺的持續有用性——適用于應用處理器、移動封裝天線和共同封裝的硅光子學應用。沒有基板消除了寄生電感并使整體外形更薄。

扇出型封裝中最大的制造挑戰包括模具（mold）和翹曲warpage）后的die shift 。翹曲是由材料之間的熱膨脹系數不匹配引起的。Amkor 擁有多達 6 個重分布層的合格 FO 方法。Kelly 沒有預測需要超過 6 層，但他確實預計 RDL 線和空間將從今天的 2μm 到 0.5 至 0.8μm 范圍。“雖然亞微米所需的光刻技術已經存在了幾十年，但可能需要為能夠處理高翹曲的封裝應用而設計的更新版本的光刻設備，”他說。

在未來幾年，硅中介層可能會被有機中介層取代。“盡管它們在先進封裝中立足，但由于成本（即可用性）和高速性能特征相關的原因，帶有 Cu TSV 的 Si 中介層將逐漸被有機中介層取代。隨著時間的推移，有機中介層的最小可用特征尺寸將被驅動到低于 1μm 的線和空間，”Kelly 說。

隨著行業越來越多地采用更大的晶圓，Kelly 還看到了 200 毫米晶圓背面研磨和 SiC 晶圓切割設備的需求。“該行業的大部分晶圓凸塊產能都在 200 毫米和 300 毫米晶圓上。在最近在 200 毫米晶圓上引入 SiC 之前，要獲得帶有倒裝芯片凸點的 150 毫米晶圓非常困難，”他說。

最后，業界繼續逐步改進芯片封裝和散熱器之間使用的熱界面材料 (TIM) 的導熱性，但這些材料的導熱性是有限的。半導體封裝中大約 90% 的熱量從頂部逸出。TIM 是基于聚合物的材料，具有固體過濾顆粒（氧化鋁或銀），根據顆粒負載增加電導率。然而，Amkor 的 Kelly 指出，這些材料的熱阻在 FCBGA 中通常限制在 10W/mK。他補充說，業界正在評估基于石墨的 TIM。“金屬 TIM 和焊料雖然已在封裝中使用多年，但正在滲透更廣泛的細分市場，在這些細分市場中，熱管理歷來不太受關注。”

隨著業界越來越多地采用新的互連材料、背面供電、混合鍵合和先進封裝，人們將對這些工藝的制造細節有更多的了解。在用盡所有途徑之前，將對銅互連進行小幅改進，例如去除銅鑲嵌中通孔底部的 TaN 勢壘，尤其是在新的集成方案帶來重大挑戰的情況下。

編輯：黃飛

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