文章來源：學習那些事

原文作者：小陳婆婆

本文主要講述TSV尺寸效應的互連線長分布。

TSV的互連線長分布

該模型通過曼哈頓幾何擴展，將二維陣列的偏曼哈頓圓劃分策略延伸至三維曼哈頓球模型，實現對不同維度下互連資源的精準估算。

1.忽略TSV尺寸效應的互連線長分布模型

對于二維集成電路，互連線長分布可通過門單元間距與曼哈頓圓外圍單元數的比例關系推導。假設邏輯陣列劃分為模塊A、B、C，其I/O端口守恒關系可建立模塊間互連數的遞推公式。結合倫特定律的冪函數特性，可得出非相鄰模塊間互連線數的表達式。

進一步采用半徑為l的偏曼哈頓圓劃分策略，其外圍單元數近似為2l，由此建立連接曼哈頓圓中心單元與其他單元且線長為l的連線數目公式。通過疊加所有門單元的線長分布，最終形成完整的二維系統線長分布模型。

將曼哈頓幾何擴展至三維空間時，曼哈頓球模型成為關鍵分析工具。

三維系統中模塊A、B、C包含的邏輯門數需考慮有源層堆疊數目與層間距比率因子。通過引入離散系數函數與沖激函數，可建立三維系統內間距l的門單元對數目表達式。該模型將水平間距與垂直間距解耦，分別計算層內與層間的互連貢獻，最終整合為三維線長分布函數。值得注意的是，三維系統的總互連線數遵循倫特定律的預測值，通過歸一化系數確保模型與經驗定律的一致性。

最新行業研究表明，隨著TSV制造工藝的進步，深寬比超過20:1的TSV結構已實現商業化應用，采用銅電鍍填充技術可有效降低寄生電阻。同時，三維集成電路的層間距優化成為研究熱點，通過調整有源層堆疊密度與TSV分布，可在保證互連效率的同時降低熱應力影響。例如，某領先半導體廠商在4層3D IC中采用動態層間距調整策略，使最長全局互連線縮短至二維方案的65%，系統延時降低約40%。這些進展驗證了三維互連模型在指導實際設計中的有效性，并為延續摩爾定律提供了關鍵技術支撐。

2.考慮TSV尺寸效應的互連線長分布模型

在三維集成電路設計中，TSV（硅通孔）的尺寸效應已成為影響互連線長分布的關鍵因素。

傳統線長分布模型通過層間距參數r模擬TSV的垂直互連特性，但未充分考慮其物理尺寸對硅片面積的占用及由此引發的布局約束。

現代3D IC設計中，TSV尺寸效應主要體現在三個方面：其一，隨著芯片間通信帶寬需求的提升，單位面積內信號TSV的數量呈指數級增長，國際半導體技術路線圖最新數據顯示，2025年先進節點下TSV密度已突破500/mm2；其二，TSV的物理尺寸遠超標準邏輯單元，以5nm工藝為例，典型信號TSV的橫向尺寸達2.5μm×2.5μm，約為標準單元（0.8μm×0.8μm）的9.8倍；其三，設計規則強制要求TSV區域與晶體管活性區完全隔離，導致布局階段需預留大量非功能區域。這些因素共同作用，使得TSV尺寸效應對水平互連線長分布的影響尤為顯著。

有研究人員提出的改進模型通過引入門間距調整因子與TSV占用率參數，量化了硅片面積膨脹對線長分布的擾動。具體而言，考慮TSV尺寸效應后，三維系統的總硅片面積A3D由二維基板面積A2D、信號TSV陣列面積ASTSV及電源/地TSV面積APGTSV共同構成，其關系可表示為：

其中S為堆疊層數，TSV面積占比通過門面積比例與TSV密度參數動態調整。該模型進一步修正了單元對間距分布函數Mintra(l)，通過引入重疊規避因子OVR(l)精確刻畫TSV區域對邏輯門布局的約束效應，使得水平互連線長分布η(l)的表達式優化為：

此處λ為衰減系數，r為層間距參數，Mintra(l)為單層內有效門對數目。

實證分析表明，當信號TSV與電源/地TSV數量各達1000個且寬度為5μm時，考慮尺寸效應的模型預測全局互連線長密度曲線較傳統模型出現顯著右移，中位線長增加約18%，而短線（<50μm）數量減少12%，總體仍遵循倫特定律。進一步參數掃描發現，TSV寬度每增加1μm，全局線長中位數上升3.2%；當TSV密度超過300/mm2時，線長分布的長尾效應加劇，90百分位線長增幅達25%。

當前行業前沿進展中，臺積電3DFabric技術已實現亞微米級TSV（0.6μm直徑）與混合鍵合（Hybrid Bonding）的集成，將TSV面積占用率降低至傳統方案的1/5。

同時，Cadence與Synopsys的最新EDA工具已嵌入TSV尺寸效應感知的布局優化引擎，通過機器學習預測TSV熱-機械應力分布，動態調整邏輯門排布，在保證可靠性的前提下將線長膨脹控制在8%以內。此外，IMEC研究團隊開發的3D堆疊驗證平臺已集成TSV密度與線長分布的實時協同優化功能，可在設計初期預測并緩解因TSV布局引發的互連延遲問題。這些技術突破表明，精確建模TSV尺寸效應對實現高密度3D IC設計至關重要，未來隨著晶圓級異構集成技術的演進，該領域的研究將持續深化，為延續摩爾定律提供關鍵支撐。