以前做業(yè)務(wù)的時(shí)候，經(jīng)常問同事，集成電路的工程師到底關(guān)注晶圓或者器件的什么性質(zhì)，哪些性質(zhì)是通過實(shí)驗(yàn)設(shè)備測(cè)得的，哪些可以是通過模擬仿真獲得的。同事就說去看WAT或者集成電路參數(shù)手冊(cè)。后來，一聽還要?jiǎng)幽X子去找相關(guān)資料，就不愿意去干了，不知道如何以及從何處搜索資料。正好最近在研究集成電路制造工藝相關(guān)的資料，就看到了讓人心中一動(dòng)的資料。

什么是WAT呢？WAT的英文全稱是Wafer Acceptance Test，WAT。中文有人翻譯為晶圓接受測(cè)試，有人翻譯為晶圓可接受測(cè)試等等翻譯。這里讓人想起一個(gè)事情，就是以前去新能源行業(yè)交流的時(shí)候，客戶總是問我們，為什么你們拿出來展示的資料都是英文版的。我們說我們做的幾個(gè)行業(yè)分別是半導(dǎo)體和鋰離子電池，很多半導(dǎo)體行業(yè)縮略語翻譯成中文的話，不太好翻譯，另外，就是我自己比較懶，也不太愿意去翻譯和折騰。這里我們接下來就不糾結(jié)于中文的翻譯了，咱們還是以WAT直接來說吧。

WAT定義

WAT是英文Wafer Acceptance Test的縮寫，意思是晶圓接受測(cè)試，業(yè)界也稱WAT為工藝控制監(jiān)測(cè)（Process Control Monitor，PCM）[1]。WAT是在晶圓產(chǎn)品流片結(jié)束之后和品質(zhì)檢驗(yàn)之前，測(cè)量特定測(cè)試結(jié)構(gòu)的電性參數(shù)。WAT的目的是通過測(cè)試晶圓上特定測(cè)試結(jié)構(gòu)的電性參數(shù)，檢測(cè)每片晶圓產(chǎn)品的工藝情況，評(píng)估半導(dǎo)體制造過程的質(zhì)量和穩(wěn)定性，判斷晶圓產(chǎn)品是否符合該工藝技術(shù)平臺(tái)的電性規(guī)格要求。WAT數(shù)據(jù)可以作為晶圓產(chǎn)品交貨的質(zhì)量憑證，另外WAT數(shù)據(jù)還可以反映生產(chǎn)線的實(shí)際生產(chǎn)情況，通過收集和分析WAT數(shù)據(jù)可以監(jiān)測(cè)生產(chǎn)線的情況，也可以判斷生產(chǎn)線變化的趨勢(shì)，對(duì)可能發(fā)生的情況進(jìn)行預(yù)警。

WHY？為什么要用WAT？

摩爾定律

集成電路的設(shè)計(jì)十分復(fù)雜，動(dòng)輒使用數(shù)百萬到數(shù)十億個(gè)邏輯門數(shù)量（gate count），每一個(gè)邏輯門和其他器件的電性參數(shù)必須同時(shí)達(dá)到標(biāo)準(zhǔn)，否則芯片可能無法正常運(yùn)作。一片晶圓通常有數(shù)十到數(shù)萬個(gè)芯片，保持制程的均一性相當(dāng)重要。不但要監(jiān)控關(guān)鍵的電性和物性，使其在整個(gè)晶圓的范圍內(nèi)達(dá)到一定標(biāo)準(zhǔn)（SPEC）；還得讓每一片生產(chǎn)的晶圓都達(dá)到這一標(biāo)準(zhǔn)。因此必須引入統(tǒng)計(jì)制程管制來完善質(zhì)量監(jiān)控[2]。

目前主流的生產(chǎn)系統(tǒng)是8英寸和12英寸[3]的工廠，12英寸晶圓較8英寸大了2.25倍，制程的控制難度也更大；然而工廠把大的晶圓使用在高階的制程，對(duì)控制的要求反而更高。由于工序相當(dāng)繁復(fù)，從投片到產(chǎn)出可能包含近千個(gè)步驟，耗時(shí)一到三個(gè)月，必需使用制造流程（process flow）控制各階段制程的質(zhì)量。

中國大尺寸硅片布局盤點(diǎn)

芯片在出廠前要進(jìn)行各項(xiàng)檢測(cè)，以確認(rèn)整個(gè)生產(chǎn)流程能達(dá)到上述要求。出廠檢測(cè)包含器件電性參數(shù)的量測(cè)（Wafer Acceptance Test，WAT），WAT量測(cè)包含大多數(shù)使用器件的參數(shù)，如電阻器的阻值、MOS的柵極氧化層電容值、MOSFET的特性等。這些電性參數(shù)可以反應(yīng)制程工藝是否正常，而掌握工藝對(duì)電性的影響更是制程研發(fā)的關(guān)鍵。

WAT處于一個(gè)芯片制造的什么位置

首先，咱們得知道芯片的制造流程。關(guān)于芯片的制造工藝，大家都知道隨著先進(jìn)技術(shù)節(jié)點(diǎn)的發(fā)展，目前芯片的制造工序已經(jīng)達(dá)到上千道工序。而集成電路本身又是技術(shù)密集型和資金密集型的行業(yè)。所以，對(duì)于集成電路芯片制造的良率以及可靠性等內(nèi)容，是集成電路制造廠以及相關(guān)產(chǎn)業(yè)鏈角色極為關(guān)注的內(nèi)容。

參考簡維廷等人編著的《半導(dǎo)體制造中的質(zhì)量可靠性與創(chuàng)新》一書，咱們從可靠性以及良率的角度來看看WAT到底處于芯片制造流程中的哪一個(gè)環(huán)節(jié)。下圖即為從質(zhì)量與可靠性管理的角度來繪制的芯片制造主要流程。

圖片根據(jù)《半導(dǎo)體制造中的質(zhì)量可靠性與創(chuàng)新》一書插圖進(jìn)行修改，紅色框線代表WAT所在位置

上圖中紅色框線所代表的內(nèi)容即為WAT。根據(jù)上述內(nèi)容即可以發(fā)現(xiàn)，芯片制造流程的主要干線為：原物料檢驗(yàn)（Incoming Quality Assurance，IQA）、晶圓前段工藝（FEOL）監(jiān)控、晶圓后段工藝（BEOL）監(jiān)控、晶圓驗(yàn)收測(cè)試（Wafer Acceptance Test，WAT）、晶圓出貨檢驗(yàn)（Outgoing Quality Asurance，OQA）、晶圓良率測(cè)試（Chip Probing或Circuit Probing，CP）、芯片封裝工藝監(jiān)控、芯片最終測(cè)試（Final Test，F(xiàn)T）、芯片上板工藝監(jiān)控（On-board Test）、系統(tǒng)級(jí)測(cè)試（System Level Test，SLT）和終端用戶使用[4]。

主干線以上部分，是質(zhì)量與良率（Yield）管理中需要用到的主要系統(tǒng)和方法；主干線以下部分，則是可靠性管理工作中所要用到的主要手法及管理要點(diǎn)。

上圖中的主干線就是將芯片的制造分割為這些主要的過程，并且每個(gè)過程都有輸出的參數(shù)，用于監(jiān)控。主干線上下所列舉的，是在每一階段，質(zhì)量與可靠性管理所需要用到的重要系統(tǒng)和方法。實(shí)際上，監(jiān)控并不是越多越好、覆蓋越廣越好，一味地追求數(shù)據(jù)的完整性。因?yàn)槿魏紊a(chǎn)都是需要考慮成本的，而監(jiān)控的數(shù)據(jù)越多，系統(tǒng)越龐雜，所需要投入的初始成本和運(yùn)營成本也將越高。質(zhì)量與可靠性需要的是更合適、更先進(jìn)的技術(shù)方法，能夠幫助企業(yè)提升產(chǎn)品質(zhì)量與可靠性的同時(shí)，達(dá)到提高成本利潤率的目的。

WAT是晶圓制造的一個(gè)重要站點(diǎn)，它是用來檢測(cè)（也稱檢驗(yàn)）已經(jīng)制造完成的晶圓上，各種器件的各方面電學(xué)性能（Electrical Performance）是否滿足規(guī)格要求。如果某些重要參數(shù)沒有符合要求，晶圓將會(huì)被報(bào)廢，不會(huì)進(jìn)入下一階段。

WAT簡介

WAT testkey

晶圓上用于收集WAT數(shù)據(jù)的測(cè)試結(jié)構(gòu)稱為WAT測(cè)試結(jié)構(gòu)（WAT testkey）[1]。WAT測(cè)試結(jié)構(gòu)并不是設(shè)計(jì)在實(shí)際產(chǎn)品芯片內(nèi)部的，因?yàn)樵O(shè)計(jì)在芯片內(nèi)部要占用額外的芯片面積，而額外的芯片面積會(huì)增加芯片的成本，芯片代工廠僅僅把WAT測(cè)試結(jié)構(gòu)設(shè)計(jì)在晶圓上芯片（die）之間的劃片槽（Scribe Line）。劃片槽的寬度可以從最小的60μm做到150μm，芯片代工廠依據(jù)芯片切割機(jī)器（Die Saw）的精度要求制定劃片槽的寬度設(shè)計(jì)要求，力求做到最小寬度及最小面積。

圖 劃片槽中的WAT測(cè)試結(jié)構(gòu)

上圖所示為劃片槽中的WAT測(cè)試結(jié)構(gòu)，圖a是整塊晶圓產(chǎn)品上的芯片，每一個(gè)小格子代表一顆芯片；圖b是放大后的圖形，可以看到芯片間的劃片槽；圖c是顯微鏡下的芯片劃片槽，白色的方塊區(qū)域是頂層金屬窗口，通常稱為封裝金屬窗口（Bonding PAD），WAT測(cè)試結(jié)構(gòu)在PAD與PAD之間，很多不同的測(cè)試結(jié)構(gòu)組成一組測(cè)試模組，芯片代工廠會(huì)給每組測(cè)試模組定義一個(gè)名稱，每一片晶圓會(huì)包含很多這樣的不同的WAT測(cè)試模組。

WAT測(cè)試在大多數(shù)情況下，都是利用晶圓切割道（Scribe Lane）上專門設(shè)計(jì)的測(cè)試結(jié)構(gòu)（Test Pattern或Test Structure）完成的。通過這些測(cè)試結(jié)構(gòu)的組合和測(cè)試結(jié)果的分析，我們基本上可以監(jiān)控到晶圓制造的每一道工序。但是某些特殊的產(chǎn)品，如功率器件（Power IC），為了充分利用晶圓的面積，增加每片晶圓上晶粒的數(shù)目，會(huì)盡量壓縮切割道的面積，從而導(dǎo)致切割道太小，無法放置測(cè)試結(jié)構(gòu)。當(dāng)然，這類產(chǎn)品的制造工藝和電路設(shè)計(jì)一般都比較簡單，所以不需要浪費(fèi)面積設(shè)計(jì)測(cè)試結(jié)構(gòu)，而是可以通過直接測(cè)試晶粒來完成WAT。對(duì)它們來說，WAT測(cè)試項(xiàng)目和良率測(cè)試項(xiàng)目是相同的，所謂的WAT只是預(yù)先抽樣進(jìn)行良率測(cè)試而已。有的時(shí)候甚至?xí)x擇不做WAT，直接進(jìn)行良率測(cè)試。在切割道上不放置WAT測(cè)試結(jié)構(gòu)的另外一個(gè)好處，是可以降低晶圓封裝時(shí)的切割難度。對(duì)于采用90nm 以下先進(jìn)工藝制造的產(chǎn)品，切割道上測(cè)試結(jié)構(gòu)的設(shè)計(jì)會(huì)影響晶圓切割質(zhì)量的現(xiàn)象，已經(jīng)成為眾所周知的事情。在芯片與封裝交互作用的研究中，這也成為了一個(gè)重要的課題。液晶顯示器驅(qū)動(dòng)芯片（Liquid Crystal Display Driver，LCD Driver）是另一類不會(huì)在切割道上放置測(cè)試結(jié)構(gòu)的產(chǎn)品。因其形狀又長又窄，而又不能預(yù)先減薄晶圓，所以在整體考慮質(zhì)量控制的策略之后，通常會(huì)選擇不在切割道上放置測(cè)試結(jié)構(gòu)。其實(shí)，很多的案例也表明，復(fù)雜的切割道測(cè)試結(jié)構(gòu)設(shè)計(jì)，不僅會(huì)給封裝切割帶來困難，同時(shí)也會(huì)給晶圓的制造帶來很多額外的風(fēng)險(xiǎn)。比如，因?yàn)樨?fù)載效應(yīng)（Loading Effect），切割道上大塊的銅金屬結(jié)構(gòu)會(huì)導(dǎo)致附近晶粒邊緣的銅線磨不均勻，而容易出現(xiàn)短路（Short）或者斷路（Open）。所以在設(shè)計(jì)WAT測(cè)試結(jié)構(gòu)的時(shí)候，要遵循一定的規(guī)則，同時(shí)也需要非常細(xì)心、謹(jǐn)慎[4]。

WAT測(cè)試結(jié)構(gòu)通常包含該工藝技術(shù)平臺(tái)所有的有源器件、無源器件和特定的隔離結(jié)構(gòu)。例如,有源器件包括MOS晶體管、寄生MOS晶體管、二極管和雙極型晶體管等，但是在標(biāo)準(zhǔn)的CMOS工藝技術(shù)中，僅僅把MOS晶體管和寄生MOS晶體管作為必要的WAT測(cè)試結(jié)構(gòu)，而二極管和雙極型晶體管是非必要的WAT測(cè)試結(jié)構(gòu)。無源器件包括方塊電阻、通孔接觸電阻、金屬導(dǎo)線電阻和電容等。隔離結(jié)構(gòu)包括有源區(qū)（AA）之間的隔離，多晶硅之間的隔離和金屬之間的隔離。WAT參數(shù)是指有源器件、無源器件和隔離結(jié)構(gòu)的電學(xué)特性參數(shù)[1]。

WAT測(cè)試是非常重要的，因?yàn)檫@是晶圓產(chǎn)品出貨前第一次經(jīng)過一套完整的電學(xué)特性測(cè)試流程，通過WAT數(shù)據(jù)來檢驗(yàn)晶圓產(chǎn)品是否符合該工藝技術(shù)平臺(tái)的電性規(guī)格要求，以及工藝制造過程是否存在異常。

WAT數(shù)據(jù)有很多方面的用途，把它歸納為以下七大類：

WAT測(cè)試類型

WAT的測(cè)試類型按照溫德通編著的《集成電路制造工藝與工程應(yīng)用》可以分為如下8類。

WAT測(cè)試類型，根據(jù)溫德通編著《集成電路制造工藝與工程應(yīng)用》一書文本類容繪制的思維導(dǎo)圖

上圖主要是以CMOS工藝技術(shù)平臺(tái)為例。具體測(cè)試項(xiàng)的部分內(nèi)容如下表所示。

在參考資料中，作者不僅對(duì)要測(cè)試的內(nèi)容作了綜述，同時(shí)還對(duì)影響相關(guān)測(cè)試的內(nèi)容作了補(bǔ)充，比如影響MOS器件某一性能的影響因素都有什么，主要的工藝影響因素是什么，均作了相應(yīng)的介紹。有興趣的朋友可以去看看。

參考資料：

1.溫德通編著.《集成電路制造工藝與工程應(yīng)用》

2.張汝京等編著.《納米集成電路制造技術(shù)》

3.https://www.sohu.com/a/329973217_132567

4.簡維廷等著.《半導(dǎo)體制造中的質(zhì)量可靠性與創(chuàng)新》

編輯：黃飛

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