FPGA設計流程和設計環境

　　圖1表示FPGA的整個設計流程，從設計輸入到器件編程這四個階段可在MAX+PLUS II提供的環境完成。與圖1對應，圖2是MAX+PLUS II所提供的設計流程。

　　設計輸入

　　MAX+PLUS II的輸入可以有三種方式，即圖形輸入、文本輸入和波形輸入。圖形輸入即輸入電路原理圖，不僅可以使用MAX+PLUS II中豐富的圖形器件庫，而且可以使用幾乎全部的標準EDA設計工具。如可識別標準EDIF網表文件、VHDL網表文件、OrCAD原理圖以及Xilinx網表文件等，文本輸入方式支持ALTERA公司的AHDL語言，同時兼容VHDL和Verlog HDL。波形輸入最有特點，它允許設計者通過編輯輸入波形，而由系統自動生成該功能模塊。

　　此外，符號編輯器用于編輯用戶自己的模塊符號。通過底層編輯器可以觀察實際器件的內部結構，并可以改變器件管腳分布，或者調整各模塊在器件內部宏單元之間的分布、從而優化器件性能。

　　設計實現

　　設計實現意味著在所選的FPGA器件內部物理地實現所需邏輯，這個過程用MAX+PLUS II中的核心部分編譯器(Compiler)完成，它主要依據設計輸入文件自動生成用于器件編程，波形仿真及延時分析所需的數據文件，包括以下幾個步驟：

　　①選擇目標器件及設定編譯環境參數，這一步由電路設計者自行設計，以下各步驟由系統自動執行。

　　②生成各個模塊的二進制網表(.cnf)文件。

　　③連接所有CNF文件，建立數據庫，用以描述整個設計。

　　④進行邏輯綜合，計算所有布爾等式，并優化觸發器設計等。

　　⑤將整個設計映射到相應的器件內。

　　⑥產生波形仿真文件及編程文件。

　　設計仿真

　　仿真器和時延分析器利用編譯器產生的數據庫文件自動完成邏輯功能仿真和延時特性仿真。在仿真文件中加載不同的激勵信號，可以觀察中間結果以及輸出波形。必要時，可以返回設計階段，修改設計輸入，最終達到設計要求。

　　器件編程與測試

　　結果正確后，就可以進行器件編程，即通過編程器BYTEBLASTER電纜將設計下載到實際芯片中，最后測試芯片在系統的實際運行性能。

　　器件性能

　　器件框圖

　　EPF10K10內部框圖如圖3。

　　器件資源

　　ALTERA公司推出的采用0.25μm CMOS ROM工藝規程的結構性能優良、高密度的FLEX10K系列器件產品，片內門數已經達到25萬，其資源如表1。

　　器件速度

　　選用的EPF10K10已經滿足頻率綜合器的要求，其速度等級如表2。

　　頻率綜合器的FPGA設計原理圖

　　因為EPF10K10是RAM型器件，設計程序需固化在外部串行自舉器件EPC2里，在上電時，PF10K10把設計程序從EPC2讀入RAM并運行。頻率綜合器的FPGA設計原理圖見圖4。

　　頻率綜合器輸出信號

　　頻率綜合器的核心FPGA控制著鎖相環1、鎖相環2和開關調制器，使頻率綜合器工作在不同的狀態。

　　跳頻模式

　　工作在跳頻模式時，頻率綜合器輸出信號有跳頻同步、外同步、小同步以及大同步。

　　射頻信號：

　　1路輸出：1000-1504MHz，每步跳8MHz，一個周期共64步，后接開關，脈寬120nS，開斷>85dB，上升沿<5nS，插損<2.8dB；2路輸出：900-1404MHz，每步跳8MHz，一個周期共64步。點頻模式1、2工作在點頻模式時，頻率綜合器輸出信號有外同步、小同步和大同步。工作在點頻模式時，頻率綜合器鎖定在一個頻率點上，點頻模式1和點頻模式2工作方式相同，只是脈沖重復周期不同。點頻模式時，跳頻同步不存在，但是外同步可調仍然需要，小同步脈寬變為500nS，脈沖重復頻率為50kHz。

　　同步控制信號

　　大同步信號：周期為3.15mS的矩形脈沖，前后沿抖動<8nS。

　　跳頻同步信號：脈寬120nS，周期為25μS，前后沿抖動<8nS。

　　小同步信號：脈寬120nS，周期為25μS相對于跳頻同步脈沖延時10μS，前后沿抖動<8nS。

　　外同步信號：與小同步信號相同，并且延時可調，作為脈沖放大器的時鐘同步信號。

　　波形文件

　　在MAX+PLUS II軟件開發平臺上加以40MHz的激勵信號，便可以驗證設計正確與否，主要是通過波形文件來驗證。波形文件見圖5、圖6。

　　結論

　　把FPGA技術運用在頻率綜合器中，使用器件少，邏輯功能可重復編程，滿足用戶后續改變功能的要求，它不改變原來的硬件設計，只需通過修改軟件就可實現。