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　　Vivado設計套件，是FPGA廠商賽靈思公司2012年發(fā)布的集成設計環(huán)境。包括高度集成的設計環(huán)境和新一代從系統(tǒng)到IC級的工具，這些均建立在共享的可擴展數(shù)據(jù)模型和通用調(diào)試環(huán)境基礎上。

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vivado技術

基于FPGA的PCIE I/O控制卡通信方案

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2023-09-01 標簽：fpga 控制卡 PCIe 5.3k 0

節(jié)省編譯時間系列-使用增量實現(xiàn)

增量實現(xiàn)自從首次獲得支持以來，不斷升級演變，在此過程中已添加了多項針對性能和編譯時間的增強功能。

2023-09-01 標簽：RAM Linux系統(tǒng)DCP 1.3k 0

請問如何快速地創(chuàng)建掃描策略呢？

Vivado提供了豐富的Implementation Strategy，如下圖所示。這使得掃描策略成為時序收斂的一種方法。

2023-08-31 標簽：TC1 Vivado 1.3k 0

ASIC的clock gating在FPGA里面實現(xiàn)是什么結(jié)果呢？

首先，ASIC芯片的clock gating絕對不能采用下面結(jié)構(gòu)，原因是會產(chǎn)生時鐘毛刺

2023-08-25 標簽：轉(zhuǎn)換器 FPGA設計寄存器 1.6k 0

把子模塊包含網(wǎng)表的RTL代碼添加到BD中的方法分享

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2023-08-24 標簽：VHDL語言 RTL Vivado 3.5k 0

基于FPGA的RTC實時時鐘系統(tǒng)設計

RTC（real time clock）實時時鐘，在電腦、手機等電子產(chǎn)品中都有，應用較多。它的主要作用就是，在產(chǎn)品斷電之后，時間還可以繼續(xù)走數(shù)。這樣我們...

2023-08-23 標簽：fpga 實時時鐘 RTC 2.4k 1

MicroBlaze MCS和MicroBlaze的區(qū)別在哪？

在Block Design中查找IP時輸入Microblaze，就會發(fā)現(xiàn)下面幾種IP，我們常規(guī)使用的就是第一個IP，是一個可以自定義外設的軟核，但是第三...

2023-08-23 標簽：微控制器存儲器 mcs 2.3k 0

如何給每個RM添加約束？

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2023-08-17 標簽：文件命令約束 1.1k 0

FPGA開發(fā)中分治法的應用

分治法是經(jīng)典優(yōu)化算法之一。分治分治，即分而治之。分治，就是把一個復雜的問題分成兩個或更多的相同或相似的子問題，再把子問題分成更小的子問題……直到最后子問...

2023-08-16 標簽：fpga 分治法 FPGA開發(fā) 1.5k 0

FPGA HDL代碼實現(xiàn)過程

小編在本節(jié)完整給出一個設計過程，可利用ISE或Vivado硬件編程軟件實現(xiàn)。

2023-08-15 標簽：fpga 邏輯電路 HDL 3.3k 0

FPGA時鐘周期約束講解

時鐘周期約束是用于對時鐘周期的約束，屬于時序約束中最重要的約束之一。

2023-08-14 標簽：fpga 時鐘時序約束 1.9k 0

FPGA I/O口時序約束講解

前面講解了時序約束的理論知識FPGA時序約束理論篇，本章講解時序約束實際使用。

2023-08-14 標簽：fpga 管腳 IO口 3.1k 1

Vivado的Implementation階段約束報警告？

前言：本文章為FPGA問答系列，我們會定期整理FPGA交流群（包括其他FPGA博主的群）里面有價值的問題，并匯總成文章，如果問題多的話就每周整理一期...

2023-08-08 標簽：fpga 帶寬 Vivado 2.4k 0

vivado軟件和modelsim軟件的安裝方法

本文詳細介紹了vivado軟件和modelsim軟件的安裝，以及vivado中配置modelsim仿真設置，每一步都加文字說明和圖片。

2023-08-07 標簽：仿真軟件 ModelSim 9.2k 0

如何在Vivado中配置FIFO IP核

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2023-08-07 標簽：接口 fifo IP核 7.5k 0

Vivado仿真器和代碼覆蓋率簡析

編寫 HDL 通常是 FPGA 開發(fā)中耗時最少的部分，最具挑戰(zhàn)性和最耗時的部分可能是驗證。根據(jù)最終應用程序，驗證可能非常簡單，也可能非常復雜，簡單的話只...

2023-08-03 標簽：仿真器 RTL Vivado 3.3k 0

MicroBlaze串口設計

本系統(tǒng)中，Basys3的MicroBlaze模塊調(diào)用基于AXI協(xié)議的UART IP核，通過AXI總線實現(xiàn)MicroBlaze-UART之間的通信，完成串口打印。

2023-08-02 標簽：FPGA設計連接器 RTL 2.5k 0

在Zynq裸機設計中使用視覺庫L1 remap函數(shù)的示例

本篇博文旨在演示如何在 Zynq 設計中使用 Vitis 視覺庫函數(shù) (remap) 作為 HLS IP，然后在 Vitis 中使用該函數(shù)作為平臺來運行...

2023-08-01 標簽：函數(shù)Zynq 腳本 1.6k 0

fpga時序分析案例調(diào)試FPGA經(jīng)驗總結(jié)

今天跟大家分享的內(nèi)容很重要，也是調(diào)試FPGA經(jīng)驗的總結(jié)。隨著FPGA對時序和性能的要求越來越高，高頻率、大位寬的設計越來越多。在調(diào)試這些FPGA樣機時，...

2023-08-01 標簽：fpga 時鐘時序 3.2k 0

FPGA時序分析-建立時間和保持時間裕量都是inf怎么解決呢？

今天有個小伙伴遇到一個問題，就是在vivado里面綜合后看到的建立時間和保持時間裕量都是inf，我們來看看怎么解決這個問題。

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