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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術(shù)

Verilog HDL語法學(xué)習(xí)筆記

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2026-03-04 標(biāo)簽：仿真器 Verilog HDL 4.5k 0

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基于FPGA的I2C控制模塊設(shè)計

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FPGA仿真如何極致壓榨CPU性能

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如何使用FPGA實現(xiàn)SRIO通信協(xié)議

本例程詳細(xì)介紹了如何在FPGA上實現(xiàn)Serial RapidIO（SRIO）通信協(xié)議，并通過Verilog語言進(jìn)行編程設(shè)計。SRIO作為一種高速、低延遲...

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本篇將詳細(xì)介紹如何利用Verilog HDL在FPGA上實現(xiàn)SRAM的讀寫測試。SRAM是一種非易失性存儲器，具有高速讀取和寫入的特點。在FPGA中實現(xiàn)...

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基于FPGA和LTC2308模數(shù)轉(zhuǎn)換芯片的數(shù)字電壓表設(shè)計

通過FPGA對模數(shù)轉(zhuǎn)換芯片（LTC2308）的采樣控制，實現(xiàn)一個簡易的數(shù)字電壓表。

2025-08-16 標(biāo)簽：FPGA Verilog 數(shù)字電壓表 5.6k 0

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2025-07-07 標(biāo)簽：FPGA 機(jī)器人 Verilog 2.9k 0

基于FPGA的DVP接口實現(xiàn)

DVP接口（Digital Video Port）是一種用于數(shù)字視頻傳輸?shù)牟⑿薪涌冢Ｒ娪谇度胧较到y(tǒng)和圖像傳感器中。DVP直接傳輸數(shù)字視頻信號，減少模數(shù)...

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SVA斷言的用法教程

SVA是System Verilog Assertion的縮寫，即用SV語言來描述斷言。斷言是對設(shè)計的屬性的描述，用以檢查設(shè)計是否按照預(yù)期執(zhí)行。

2025-05-15 標(biāo)簽：模塊 Verilog System 3.4k 0

verilog模塊的調(diào)用、任務(wù)和函數(shù)

在做模塊劃分時，通常會出現(xiàn)這種情形，某個大的模塊中包含了一個或多個功能子模塊，verilog是通過模塊調(diào)用或稱為模塊實例化的方式來實現(xiàn)這些子模塊與高層模...

2025-05-03 標(biāo)簽：模塊 Verilog 函數(shù) 1.6k 0

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在testbench中如何使用阻塞賦值和非阻塞賦值

本文詳細(xì)闡述了在一個testbench中，應(yīng)該如何使用阻塞賦值與非阻塞賦值。首先說結(jié)論，建議在testbench中，對時鐘信號（包括分頻時鐘）使用阻塞賦...

2025-04-15 標(biāo)簽：仿真 Verilog 阻塞賦值 1.2k 0

Verilog編寫規(guī)范

用最右邊的字符下劃線代表低電平有效,高電平有效的信號不得以下劃線表示,短暫的有效信號建議采用高電平有效。

2025-04-11 標(biāo)簽：模塊 Verilog 波形 1.1k 0

FPGA Verilog HDL語法之編譯預(yù)處理

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2025-03-27 標(biāo)簽：FPGA Verilog C語言 1.4k 0

FPGA學(xué)習(xí)筆記

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2025-03-27 標(biāo)簽：FPGA 集成電路 Verilog 1.4k 0

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CRC即循環(huán)冗余校驗碼：是數(shù)據(jù)通信領(lǐng)域中最常用的一種查錯校驗碼，其特征是信息字段和校驗字段的長度可以任意選定。循環(huán)冗余檢查（CRC）是一種數(shù)據(jù)傳輸檢錯功...

2025-03-24 標(biāo)簽：crc Verilog 校驗碼 2.6k 0

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2025-03-19 標(biāo)簽：寄存器 Verilog 邊沿檢測 1.3k 0

一文詳解Verilog HDL

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2025-03-17 標(biāo)簽：FPGA 寄存器 Verilog 4.3k 0

根據(jù)波形圖編寫Verilog代碼

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