System Generator設計工具的基本介紹

了解Vivado實現中2015.3中的新增量編譯功能，包括更好地處理物理優化和自動增量編譯流程。

2018-11-22 標簽：賽靈思仿真hdl 4.1k 0

System Generator for DSP的設計流程

了解將2014.x Ultrascale內存IP級I / O約束遷移到2015.1版本所涉及的過程，其中I / O現在在頂級約束文件中定義。

2018-11-22 標簽：dsp賽靈思hdl 4.7k 0

FPGA的開發流程和物理含義和實現目標詳解

FPGA的開發流程是遵循著ASIC的開發流程發展的，發展到目前為止，FPGA的開發流程總體按照圖1進行，有些步驟可能由于其在當前項目中的條件的寬度的允許...

2018-11-18 標簽：fpgahdlip核 1.8k 0

在SOC參數化設計中利用鄰域搜索算法進行功耗和自動參數優化

片上系統（ system on chip ，SOC） 已經成為21世紀全球矚目的關鍵核心技術。 SOC 具有垂直整合的特性，并注重創新和創意，產品非常個...

2018-11-28 標簽：sochdl代碼 3k 0

Modelsim、ActiveHDL等仿真器的基本原理

基于周期的仿真算法以時鐘周期為處理單位（與時間無關）。其旨在時鐘邊沿進行計算，不管時鐘周期內的時序，且只是用兩值邏輯（0和1）。該算法主要針對的是大規模...

2018-06-14 標簽：電路仿真器HDL 1.3萬 0

FPGA定點小數的常規格式、相對于浮點小數的優勢與劣勢和計算的概述

所謂定點小數，就是小數點固定地隱含在某一位置上的數據。由于小數點的位置是固定的，所以就沒有必要儲存它（如果儲存了小數點的位置，那就是浮點數了）。而小數的...

2018-06-12 標簽：FPGAHDLCORDIC算法 1.0萬 0

Vivado UltraFast設計方法中文版講解

這個培訓將會深度介紹適于Xililnx 可編程門陣列的HDL代碼風格, 產生和驗證時序約束的正確方法, 和如何利用分析和布局規劃工具分配時鐘和管腳,產生...

2018-05-23 標簽：fpgaxilinxhdl 5.1k 0

verilog是什么_verilog的用途和特征是什么

本文首先介紹了verilog的概念和發展歷史，其次介紹了verilog的特征與Verilog的邏輯門級描述，最后介紹了Verilog晶體管級描述與ver...

2018-05-14 標簽：verilogHDL描述語言 4.7萬 0

如何高效的編寫Verilog HDL？

Vim其實一款Linux系統下常用的編輯器，在Windows下叫Gvim，由于它的高度可定制性，操作命令，使得編程者在編寫代碼的時候雙手甚至可以不用離開...

2018-02-12 標簽：hdl 6.6k 0

Verilog HDL簡明教程(2)

模塊是Verilog 的基本描述單位，用于描述某個設計的功能或結構及其與其他模塊通信的外部端口。

2017-02-11 標簽：VerilogHDL 1.5k 0

初學者學習Verilog HDL的步驟和經驗技巧

Verilog HDL是一種硬件描述語言（HDL:Hardware Discription Language），Verilog HDL語言是一種以文本形...

2017-02-11 標簽：VerilogHDLVHDL 3.7萬 1

把HDL模塊用NGC格式加密并在其他項目中調用

前面創新網網友Ricky Su發了篇博文《 說說FPGA中的黑盒子（BlackBox）》，學習了感覺很好用，最近在網上又找到一篇講該方面內容的文章，感覺...

2017-02-11 標簽：HDLNGC 1.5k 0

淺談VHDL/Verilog的可綜合性以及對初學者的一些建議

最近在寫代碼的時候總是在思考，我寫的這個能被綜合嗎？總是不放心，或是寫完了綜合的時候出問題，被搞的非常煩惱，雖然看了一些書，比如對組合邏輯用阻塞賦值，時...

2017-02-11 標簽：VerilogHDLVHDL 7.1k 1

8位無符號數乘法運算HDL設計實例

加減乘除是運算的基礎，也是我們在小學課堂里的重點必修課。乘除運算雖然對于我們今天來說還是小菜一碟，讓計算機做起來也是九牛一毛不足掛齒，但是要真探究一下計...

2017-02-11 標簽：HDL 9.5k 0

System Generator實現串口通信（一行HDL代碼都不用寫）

一直都在System Generator下做圖像處理相關的算法，感覺SysGen挺強大的，前幾天突發奇想，能否直接用SysGen實現數據的通信呢，畢竟一...

2017-02-10 標簽：HDL串口通信System Generator 3.4k 0

使用ModelSim自動生成狀態機FSM的狀態轉換圖

HDL代碼設計中重要的內容之一就是設計程序的狀態機FSM，狀態轉換控制著整個程序的流程，為了理解程序，我們經常需要把狀態機的狀態轉換圖畫出來，這樣看起來...

2017-02-10 標簽：HDLModelSim狀態機 1.6萬 0