加減乘除是運算的基礎，也是我們在小學課堂里的重點必修課。乘除運算雖然對于我們今天來說還是小菜一碟，讓計算機做起來也是九牛一毛不足掛齒，但是要真探究一下計算機是如何完乘除運算的，可還真有些學問和技巧，并不是人腦那么9*9一閃而過81出來了，計算機雖然得到結果的時間可能比人要快上不知道多少個數量級，但它怎么說還是需要一個過程的。可能不同的CPU內部的運算原理和機制略有差異，我們也無法完全去把這些運算方式搞清楚，這個例程我們就老老實實的用移位累加的方式完成兩個8位無符號數的乘法運算。這里先隨便舉個例子來說明我們的運算原理，例如8位無符號數189和25相乘。因為計算機只認識0和1，因此一切運算的基礎都是0和1，所以我們的運算也必須是基于2進制來進行的。因此，我們首先要完成機制的轉換。乘數189對應的2進制數為10111101，被乘數25對應的2進制數為00011001。按照我們最常用的10進制乘法運算的方式，我們可以得到如圖1所示的2進制乘法。在這個運算過程中，我們從被乘數的最低位到最高位依次判斷其取值是1還是0，如果是1則對乘數累加，否則不累加（即取0），需要累加的乘數根據當前被乘數位需要進行相應的移位，如被乘數的bit3為1，則乘數相應左移3次（即放大8倍）作為累加數。依據此原理，我們要設計的8位無符號乘法也是通過對被乘數進行逐位判斷后累加進行左移的乘數而得到最終的結果。

圖1 2進制乘法在我們的8位無符號乘法運算中，一些基本的接口信號及其功能為：8位無符號數ain和bin是需要進行運算的兩個乘數；輸出的結果用16位無符號數yout表示；enable信號為運算使能信號；ready信號為運算完成標志位。用戶先給ain和bin賦值，然后將enable信號拉高后即開始運算，大約8個時鐘周期后運算輸出結果，ready信號輸出高電平表示運算結果有效，此后如果enable信號被用戶拉低則ready信號也隨后拉低，表示完成一次運算。接著用戶可以給ain和bin賦新的運算值，然后拉高enable信號繼續一次新的運算。Verilog參考實例module mux(??????????? clk,rst_n,??????????? enable,ain,bin,yout,ready??????? );input clk;input rst_n;input enable; ????????????????????????????????????????????????????????? （1）input[7:0] ain;??????????????????????????????????????????????????????? （2）input[7:0] bin;???????????????????????????????????????????????????????? （3）output reg[15:0] yout;????????????????????????????????????????????????? （4）output reg ready;?????????????????????????????????????????????????????? （5）reg[4:0] i;??????????????????????????????????????????????????????????? （6）always@(posedge clk)??? if(!rst_n) begin??????? ready <= 1'b0;??????? yout <= 16'h0000;??????? i <= 4'd0;??? end??? else if(enable)begin??????? if(i < 4'd8) i <= i+1'b1;??????? else ;??????? if(i < 4'd7) begin????????????????????????????????????????????? （7）??????????? ready <= 1'b0;??????????? if(ain[i]) yout <= (yout+{1'b0,bin,7'd0})>>1; ????????????? （8）??????????? else yout <= yout>>1; ????????????????????????????????? ??? （9）??????? end??????? else if(i == 4'd7) begin??????????????????????????????????????? （10）??????????? if(ain[i]) yout <= yout+{1'b0,bin,7'd0};??? ??????????????? （11）??????????? else ;????????????????????????????????????????????????????? （12）??????????? ready <= 1'b1;????????????????????????????????????????????? （13）??????? end??????? else ready <= 1'b0;??? end??? else begin??????? i <= 4'd0;??????? yout <= 16'h0000;??? endendmodule

運算使能信號。0表示無操作；1表示將對當前輸入的ain和bin進行乘法運算。

8位無符號數，他將和bin進行相乘操作。

8位無符號數，他將和ain進行相乘操作。

16位的無符號數，用于存儲2個8位無符號數相乘的運算結果。

乘法運算完成標志位。當前運算完成后輸出高電平，此后如果enable信號拉低則該信號也拉低無效。

移位計數器，在enable=1時，每個時鐘周期i會遞增直到i=8停止。i=0~7時，對應進行移位累加計算。