一個數字系統中往往需要多種頻率的時鐘脈沖作為驅動源，這樣就需要對FPGA的系統時鐘（頻率較高）進行分頻。比如在進行流水燈、數碼管動態掃描設計時不能直接使用系統時鐘（太快而肉眼無法識別），或者需要進行通信時，由于通信速度不能太高（由不同的標準限定），這樣就需要對系統時鐘分頻以得到較低頻率的時鐘。

分頻器主要分為偶數分頻、奇數分頻、半整數分頻和小數分頻，如果在設計過程中采用參數化設計，就可以隨時改變參量以得到不同的分頻需要。

在對時鐘要求不是很嚴格的FPGA系統中，分頻通常都是通過計數器的循環計數來實現的。

偶數分頻（2N）

偶數分頻最為簡單，很容易用模為N的計數器實現50%占空比的時鐘信號，即每次計數滿N（計到N-1）時輸出時鐘信號翻轉。

奇數分頻（2N+1）

使用模為2N+1的計數器，讓輸出時鐘在X-1（X在0到2N-1之間）和2N時各翻轉一次，則可得到奇數分頻器，但是占空比并不是50%（應為 X/（2N+1））。

得到占空比為50%的奇數分頻器的基本思想是：將得到的上升沿觸發計數的奇數分頻輸出信號CLK1，和得到的下降沿觸發計數的相同（時鐘翻轉值相同）奇數分頻輸出信號CLK2，

最后將CLK1和CLK2相或之后輸出，就可以得到占空比為50%的奇數分頻器。原理圖如下：

用Quartus II 得到的占空比為50%的9分頻時鐘輸出信號outclk如下：

半整數分頻（N-0.5）

基本設計思想為：首先進行模N的計數，計數到N-1時輸出時鐘翻轉；而且在計數返回到0時，輸出時鐘再次翻轉。

所以，只要使計數值N-1保持半個時鐘周期，即可實現N-0.5分頻時鐘。那么如何保持半個時鐘周期呢？

因為計數器是上升沿觸發計數，如果在計數值=N-1時把計數器的觸發時鐘翻轉，則時鐘的下降沿就變成了上升沿。即計數值=N-1時，時鐘馬上翻轉，

則計數值保持半個時鐘周期后，會遇到上升沿而使計數值歸0. 然后計數器以翻轉了的時鐘繼續計數，在產生N-0.5個分頻周期后，時鐘再次翻轉。

2.5分頻的時序示意圖如下：

怎樣才能夠使計數器的觸發時鐘在N-1時翻轉呢？ 由半整數分頻器的原理圖可知，將輸出時鐘二分頻后和輸入時鐘相異或就可使觸發時鐘翻轉。

半整數分頻器原理圖如下：

用Quartus II 實現的2.5分頻時序圖如下：

由通用分頻器電路組成圖可以看到，半整數分頻器是由整數分頻器加上二分頻和異或門而構成的。

那么，如果使用元件例化的思想就可以得到通用的分頻（即可選擇整數分頻和半整數分頻）。

如果想要得到任意分頻，則可以參考CrazyBingo 的 利用DDS原理的 教你什么才是真正的任意分頻。