論文分析了雙模前置小數分頻器的分頻原理和電路實現。結合脈沖刪除技術，提出了一種適于硬件電路實現的任意小數分頻的設計方案 ，用 VerilogHDL語 言編程 ，在 QuartusII下對 此方案進 行 了仿 真 ，并用 Cyclone 系 列 的 EP1C12Q240C8芯 片來 實 現 。

　　頻率合成技術是現代 通訊 系統 的重要 組成部分 ，是 對一 個高精度和高穩定 度的基準頻率 進行加 、減 、乘 、除 四則運 算 ，產 生 具 有 同 樣 穩 定 度 和 基 準 度 的 頻 率 。分 頻 器 是 數字邏輯電路設計 中經 常使用 的一個基本 電路 。通常 ，整 數分頻可以很容易地用計數器或狀態機來實現。但 在某 些場合下 ，時鐘源與所需要的頻率并 不成 整數關 系，此時便需要采用小數分頻器進行分頻 。

　　對于小數分頻 的 FPGA設計 ，目前 廣泛采用 的方法 是雙模前置小數分 頻l_2］，以及 一種 由雙模前 置小數分頻改 進而得到的小數分頻——用一個半整數分頻器和一個整數分頻器代替雙模前置小數分頻 中的兩個整數分頻器 ］。雖然 這 兩 種方 案輸 出時 鐘 的 占空 比誤 差 和 抖 動 性 能 方 面 有 所差別 ，但其工作原理卻是 一致 的。雙模前 置小數 分頻器 在理論上可以實現任 意小數分頻 ，但在實際的電路設計 中，不可能真正實現任 意小 數分頻 ，文獻E23在其 結論 中就指 出過 ，小數分頻器 的精度受控制計數器的影響 ，而控制計數器的設 計 會 受 硬件 資源 的 限制 ，盡 管 FPGA 有 相 當 豐 富 的 硬件資源 。另外，基于 FPGA實現 的雙模 前置小數 分頻器 在兩 個 整 數 分 頻時 鐘 之 間 的切 換 點 上 ，有 時候 會 出現 毛 刺 ，而時 鐘 是 不 應 該 有 毛 刺 存 在 的 。下 面 將 結 合 脈 沖 刪 除 技術 ，提出一種可以進行任意小數分頻且不會出現毛刺的小數分頻方案 ，并通過編程實現 。