7系列FPGA中的POST_CRC錯誤檢測與恢復策略

注意：本博文介紹了利用 POST_CRC 試錯的方法，但總體而言，賽靈思推薦在所有架構上使用 Soft Error Mitigation (SEM) IP。SEM IP 提供了一種可用于測試 SEU 檢測與糾正能力的機制并提供了更強大的調試能力。

本博文中討論的功能僅支持 7?系列器件。

功能	7系列FPGA	Kintex UltraScale 和 Virtex UltraScale	Kintex UltraScale+ 和 Virtex UltraScale+
Readback CRC/POST_CRC	是	否，使用 SEM IP 替代	否，使用 SEM IP 替代

賽靈思 FPGA 中循環冗余校驗?(CRC)?的不同類型：

1)?一般?CRC?校驗

在一般比特流加載過程中，CRC 校驗利用 CRC 寄存器進行。該“CRC 寄存器”的描述詳見《7 系列 FPGA 配置用戶指南》(官網搜索?UG470)。

FPGA 在比特流被加載時計算 CRC 值，然后該值與在比特流加載結束時預期的 CRC 值進行比較。如果兩個值匹配，則FPGA 成功加載。

一般情況下默認啟用 CRC 校驗。比特流屬性為 BITSTREAM.GENERAL.CRC，其中有效選項包括“ENABLE”（啟用）或“DISABLE”（禁用）。

2)?回讀?CRC/POST CRC?校驗

POST_CRC 校驗在配置 FPGA 之后，設計運行過程進行。

一般情況下，比特流 CRC 校驗是一種獨立功能，具有其自己的 CRC 校驗寄存器。POST_ CRC 校驗具有用于存儲校驗值的不同以上比特流 CRC 的寄存器。

啟用?POST_CRC?校驗的目的

啟用 POST_CRC 校驗的目的是檢測單粒子翻轉?(SEU)。SEU 導致配置存儲器中的數位翻轉。POST_CRC 可與 FRAME_ECCE2 原語配合使用，以便提供針對此等錯誤的額外功能和更好的可見性。我們可利用 FRAME_ECCE2 的輸出監控錯誤檢查和糾正?(ECC)?和回讀 CRC 電路的狀態。

如需了解更多有關?FRAME_ECCE2?原語的詳細信息，請參閱《Vivado Design Suite 7?系列 FPGA?和 Zynq-7000 SoC?庫指南》(官網搜索?UG953)。

用戶通常想要測試這種崩潰發生時的實例，以便確保此等錯誤被成功檢測到。測試插入錯誤的一種方法是編輯 PRE_COMPUTED CRC 值。

測試插入錯誤的步驟

將以下設置放置在設計 XDC 中：

set_property POST_CRC ENABLE [current_design]

#Enables the Post CRC checking

set_property POST_CRC_SOURCE PRE_COMPUTED [current_design]

#Determines an expected CRC value from the bitstream
?

set_property POST_CRC_ACTION CONTINUE [current_design]

#Even if a CRC error is detected, continue CRC checking.

#Other options include HALT, CORRECT_AND_CONTINUE and CORRECT_AND_HALT

set_property POST_CRC_INIT_FLAG ENABLE [current_design]