你想自己設計一個FPGA IP嗎！

開發和驗證 FPGA IP 不僅僅是編寫 HDL，而是需要更多的思考。讓我們來看看如何做吧！

介紹

當我們開發基于 FPGA 的解決方案時，我們會盡可能利用手上的 IP，因為這會加速開發。然而，在某些情況下，我們需要使用自定義 IP 核，以應對新項目。

開發和驗證此 IP 塊會帶來一些挑戰，如果做得不正確，可能會讓項目進度變得緩慢。

當然，在使用 FPGA 時，我們需要考慮的關鍵事情之一是需要首先考慮我們希望實現的功能，以及遵循正確的開發流程。

為了說明這個過程，我們以實際項目為示例，過程如下：

定義需求
創建微架構和接口
編寫模塊的RTL描述
開發 RTL 接口的總線功能模型
創建仿真平臺進行驗證

要求

示例項目，我們將創建一個簡單的 AXI Stream QSPI 從接口IP，具有以下要求：

創建IP的這些要求非常簡單。然后，我們可以將該模塊與之前的項目集成，例如：可以通過 QSPI 訪問芯片內的AXI4總線。

微架構和接口

接下來我們需要創建微架構，這意味著我們需要了解串行存儲器模式下的 QSPI 是如何工作的。

READ4IO 和 PP4IO 的波形如下所示

它們首先使用單線到 IO0 來發送命令 0x38（用于寫入操作）或 0xEB（用于讀取操作）。

命令發送后，將使用所有 IO 執行事務的其余部分。

對我們架構的影響是，我們需要一個 8 元素移位寄存器用于 IO0，2 元素移位寄存器用于 IO1-3。收到命令后，我們就可以僅使用 IO0 寄存器的較低兩個元素。

因此，我們的微架構需要能夠執行以下操作

通過識別 CSn 的下降沿來檢測新事務
啟用新事務后檢測 SCK 上的上升沿
使能數據移入 IO0 寄存器
一旦 8 位數據位于 IO0 寄存器中，具體取決于檢查是否有效的讀或寫命令
對于寫使能 IO1-3 以及 IO0 - 每兩個 SCLK 在 AXIS 接口上輸出一個字節的數據。確保 IO 驅動程序在該狀態下處于三態。
對于讀取，在虛擬時鐘周期期間，從 AXIS 接口讀取
對于在虛擬周期結束時讀取，輸出 IO0-IO3 上的數據
CSn 的取消斷言會停止事務并復位狀態機等。

微代碼架構完成后，我們就可以編寫 HDL。

設計微架構時的關鍵要素之一是以合理的方式定義接口，尤其是 FPGA 內部與其他模塊連接的接口。雖然定義自己的接口可能很爽，但是還是要選擇行業標準，例如 AXI 等。這樣不僅能夠輕松定義接口，同時確保其他開發人員在集成時能夠輕松使用它們。使用行業標準還簡化了接口驗證，因為可以使用標準 BFM，隨著時間的推移，它還會建立一個有用的 IP 模塊存儲庫，可以在多個項目中重復使用，從而減少開發時間和同類型項目成本。

因此，該塊使用 AXI Stream 通過 QSPI 接口發送和接收數據。