Q1

一個synplify綜合得到的.edf，和vivado生成的RAM IP，（synplify綜合的RTL代碼里，使用RAM IP的地方注明了blackbox）

希望能用一個vivado工程把它們綜合起來，看看能跑多少頻率？

可是無論直接綜合.edf，還是把IP文件ADD進工程里，都會報以下截圖所示的criticalwarning

該如何解決？這種EDIF+IP的工程能否得到timingreport？

A1

Synplify 生成的EDIF作為頂層文件加入Vivado工程（Post-synthesis Project）， 直接link，無需再做綜合。 這種方式生成的工程也有時序報告的（report_timing_summary）。

Q2

創建了一個Post-synthesis Project，然后把Synplify 生成的EDIF作為頂層文件加入，然后加入IP，可是所有的IP都帶鎖，看IP Status是project restricted。

UG896有一條note說“請確保在讀入 IP 時，從原先生成 IP 的輸出文件的位置讀取 XCI 文件，或者也可以讀入 XCI 文件，然后使用synth_ip 命令生成 IP。因為這個IP是別的用戶生成的，我沒有修改權限，所以我把他的整個IP的工程拷到我的用戶下，再從中讀取XCI文件的，結果還是restrict。我又嘗試了重新綜合IP，但是試了synth_ip和create_ip_run命令都失敗了

A2

你看到的Note是針對RTL project的（頂層是RTL 文件），但是你現在的工程是Post-Synthesis 工程，在這種工程里，IP不能以XCI的形式讀入， 需要的IPOOC run 產生的DCP文件。請重新為這些IP生成一個RTL project，導入XCI后再跑IP各自的OOC run

編輯：jq