作者：楊懌菲，唐小華，王花朋

扭振（即扭轉振動）廣泛存在于各種回轉軸系中，如內燃機曲軸、發電機、齒輪傳動鏈等。就內燃機軸系而言，嚴重的扭振會導致動力裝置的部件斷裂，造成不可估計的財產損失和人員傷亡。因此對扭振的動態測量和監控一直為人們所重視。

目前按照對扭振信號的提取方式，扭振測量可以分為模擬式、數字式和軟件式。數字式扭振監測應用較為廣泛。這一類儀器測量精度較高，信號采集主要用單片機或單片機及CPLD。單片機采集信號速度低且系統實時性較差；用單片機結合CPLD實現，系統可擴展性不好，一旦硬件做成很難改動，另外可編程器件與單片機接口的速率匹配也是一個瓶頸問題。

SOPC（System On Programmble Chip）是Altera公司提出的片上可編程系統解決方案。它將CPU、存儲器、I／0接口、DSP模塊、低電壓差分信號（LVDS）技術、時鐘數據恢復技術（CDR）以及鎖相環（PLL）等系統設計所必需的模塊集成到一片FPGA上，構成一個可編程的片上系統，使所設計的電路在其規模、可靠性、體積、功耗、上市周期、開發成本、產品維護及硬件升級等多方面實現最優化。用SOPC技術實現扭振信號監測，在測量精度、數據傳輸及計算、系統擴展等方面都有很大優勢。

1 扭振監測原理及方法

軸系在旋轉時若沒有扭振，則軸的各瞬時速度都等于其平均速度，軸上的齒輪盤也是勻速轉動，且傳感器輸出的每齒一個脈沖信號的重復周期是相同的。當軸系發生扭振時，相當于在軸系平均速度上疊加了一個扭振的波動，于是傳感器輸出的脈沖序列就不再是均勻間隔了，而是一個載波頻率被扭振信號調制的調頻信號。這個調頻信號可以用脈沖記數法進行解調。設軸系旋轉一周的時間為tc，則平均速度為齒輪的齒數為N，再測出轉n個齒的時間為tn，tn在時間內軸系的扭角為

因此只要測出tn和tc就可算出相應各￡。的扭角θn。

信號的拾取可采用光電編碼器。光電編碼器由光柵盤和光電檢測裝置組成，光柵盤是在一定直徑的圓板上等分地開通若干個長方形孔。將光電編碼器的光柵碼盤安裝在轉軸上，且與轉軸同心，當軸系轉動時光柵盤與軸同速旋轉，經發光二極管等電子元件組成的檢測裝置輸出若干脈沖信號，對脈沖信號計數，并通過計算就可得出θn。

2 扭振信號監測系統的設計及實現

2．1 系統結構及板級硬件設計

扭振信號測監系統的總體結構，如圖1所示。

系統設計采用Altera公司的新一代低成本FPGA—CycloneⅡ系列的EP2C35實現SOPC系統設計。系統硬件主要包括FPGA上的NiosⅡ處理器系統、FPGA外的接口和外設兩部分。NiosⅡ處理器系統由基于Avalon Bus的NiosⅡCPU、串行接口、PIO、PIO控制器、存儲器控制器、定時器以及片上RAM等IP組成。

外設包括：信號拾取整形模塊、USB—Blaster-模塊、Flash、SDRAM、LCD模塊、電源模塊、鍵盤等。信號由光電編碼器拾取后經整形模塊進入NiosⅡ處理器，Clock（系統時鐘）模塊提供50 MHz有源時鐘和用戶自定義的外部時鐘。上位PC用軟件接收RS232發送的連續采樣數據，根據規定好的協議，解碼出需求的數據進行分析。4個按鍵開關和PS／2，用于控制信號采樣和數據發送，滿足用戶多種控制要求。系統通過PIO可實現對整形模塊、鍵盤、LCD等外設的控制。存儲器控制器分別與片外Flash和SDRAM連接，實現對存儲器的訪問。

2．2 系統硬件定制

2．2．1 FPGA硬件模塊設計

硬件電路板測試完成后，需要設計FPGA硬件模塊實現數據采集。模塊各端口列表，如表1所示，信號采集仿真波形，如圖2所示。輸出信號中所有光電編碼器時間是系統時鐘個數的計數值。最后通過軟件模塊計算得到平均扭角、瞬時扭角以及誤差。

如圖2所示，當in_en高有效時，在WrestFlap_one上升沿，寄存器gride_cnt加l，同時gride_time，circl_time開始計算。當下一個WrestFlap_one上升沿時，寄存器gride_cnt加1，直加到一圈格數，然后又重新開始重復的計算。同時當下一個WrestFlap_one上升沿時gride_time輸出計算了上一圈的光電編碼器一格時間。當gride_cnt一圈數完時，circl_time輸出上一圈的總時間。在WrestFlap_one下降沿，gride_en輸出使能采樣信號，高有效，此信號做為后端FIFO寫使能信號。（圖中橢圓區域為一圈光電編碼信號的輸出，仿真中規定一圈有10格，第1格對應的gride_time是207，第2格對應的gride_time是219…。）

2．2．2 SOPC硬件模塊加載及系統構成

在SOPC Builder中進行扭振測量系統配制。添加Ahera自有的豐富IP核，選擇SOPC Builder生成HDL代碼的類型為Verilog，選擇芯片EP2C35，確定系統工作頻率，配制處理器選項，定義處理器地址，配制外圍設備，安排存儲器地址和范圍，為外圍設備和接口設置所需的中斷優先級。同時為優化硬件設計，系統設計了用戶自定義外設模塊。SOPC Build所用模塊如下：

（1）NIOS II Processor CPU；

（2）tri_state_bridge（Avalon連接總線）；

（3）lcd_16207_0（LCD顯示）；

（4）sdram，cfi_flash（存儲器）；

（5）button_pio，switch_pio（輸入控制端口）；

（6）Dma（傳輸控制）。

2．2．3 用戶自定義外設設計

系統設計自定義模塊是Avalon流模式采集輸入控制器。該控制器設計符合Avalon總線規范，功能是將采集的數據完整送入SDRAM以便存儲以及方便數據處理。系統CPU速率為50 MHz，而采樣速率不定，因此需要FIFO實現前后傳輸的連貫性。然后經過DMA傳輸通道將數據存入SDRAM。Avalon流模式采集輸入控制器硬件結構，控制器模塊分為采集模塊和HFO傳輸模塊兩部分。采集模塊實現數據的采集，其輸入接口有：write_clk（寫時鐘）、write_en（寫使能）與sample_data（16位數據總線）。掛在Avalon總線上的接口有FIFO Q［15：0］（數據輸出總線）、chipselect（片選信號）、read_req（讀請求信號）、address（Avalon總線地址）read_empty（讀空信號）、read_clk（讀時鐘）。

設計使用光電編碼每格有效信號作為寫使能控制向FIFO寫數據，讀請求信號read_req由總線發出，經read_empty控制DMA取FIFO中數據的時間，在read_empty低電平期間（即FIFO不空）取FIFO中數據。其時序見圖4，其中Dataavailable信號接FIFO輸出的空信號（read_empty）。仿真波形，如圖5所示。

設計完成后啟動SOPC Builder的Generate生成用于綜合和仿真的文件，最后在QuarusⅡ中鎖定端口引腳，對生成的處理器系統進行仿真、綜合、適配并下載到FPGA中。

2．3 系統軟件設計

系統軟件共有數據采集模塊、數據存儲計算模塊、UART數據發送控制模塊和LCD顯示控制模塊。系統軟件流程圖，如圖6所示，數據采集模塊有開關使能。當開關鍵有效且處于有效采樣信號下時，系統開始接收由光電編碼器經整形電路采集到的脈沖信號，每次采樣信號有效時，采樣次數加一，系統共可采集8 000格數據。

數據存儲計算模塊根據采集到的數據計算出瞬時扭角，平均扭角和誤差。同時數據發送模塊通過按鍵組控制向上位PC機發送這3種數據，并由LCD控制模塊以二行形式顯示，通過按鍵控制進行刷新顯示。

3 結束語

利用SOPC技術實現的軸系扭振監測系統，與以往的數字式扭振監測技術相比，由于采用了軟硬件協同設計，從而大大節省了軟硬件成本，縮短了開發周期；NIOS軟核的利用使監測系統擁有了強大的運算能力，數據的傳輸速度也有較大提升。基于SOPC技術的扭振監測信號動態分析范圍較大，可以在高低轉速的軸系之間快速切換，若與數據庫技術結合，則可以實現檢測、分析和監控告警一體化。同時這種監測系統也適用于各種回轉軸系系統，如內燃機曲軸、發電機、齒輪傳動鏈等，具有廣闊的應用前景。

責任編輯：gt