基于FPGA器件EP1C12Q240CQ8芯片實現UAR核心功能的設計

引言

隨著嵌入式系統的廣泛推廣和應用， UART（ Universal Asynchronous Receiver Transmiller）作為一種串行數據傳輸方式也得到廣泛的使用。UART允許在串行鏈路上進行全雙工通信。串行外設到 RS 232-C異步串行接口一般采用專用的集成電路即 UART實現。常見的串行接口芯片如 8250、8251、NS16450等，能夠實現比較全面的串行通信功能。而在實際應用中，我們往往并不需要如此完整的功能，從而會造成資源的浪費和成本的提高。隨著 EDA技術的飛速發展，我們就可以根據自己的需求，將所需要的 UART功能集成到 FPGA內部，從而簡化了電路、減小了體積、提高了系統的可靠性。基于這種思想，在設計中選用 Altera公司的 EP1C12Q240CQ8，使用 Verilog HDL設計實現 UART的核心功能。

1 UART通信原理

串行通信分為兩種類型：同步通信方式和異步通行方式。 UART是通用異步發送器，是一種串行異步通信方式。它是各種設備之間進行通信的關鍵模塊，允許在串行鏈路上進行全雙工的通信。在發送端，并行的數字信號需要轉化成串行信號才能通過有線或無線傳輸到另外一臺設備；而在接收端，串行信號必須要被恢復成并行信號才能進行數據處理。 UART就是用來處理這種數據與串口之間的串并和并串轉換的。

UART傳送一個字符以起始位（Start Bit）開始，以停止位（ Stop Bit）結束，字符之間沒有固定的時間間隔要求。每一個字符的前面都有一個起始位（低電平），字符本身由 5~8位數據位組成，然后是一位校驗位（可選），最后是停止位（ 1位，1位半或 2位），停止位后面是不定長度的空閑位。停止位和空閑位都規定高電平，這樣就可以保證起始位開始處有一個下降沿。

基于FPGA器件EP1C12Q240CQ8芯片實現UAR核心功能的設計

2 UART在 FPGA中的實現

2.1UART的硬件電路設計

在串行通信中，普遍采用的是 RS-232接口標準。硬件電路主要由 FPGA串口模塊、 MAX3232和 DB-9組成，電路圖如圖 2所示。數據從 DB-9的 TxD端進入，經過 MAX3232進行電平轉換后由 FPGA串口模塊中的 RxD端進入，進行串并轉換后由數據總線進入 FPGA的其他模塊。數據處理后經由數據總線進入 FPGA串口模塊，在其中進行并串轉換后由 TxD端輸出到 MAX3232中，經電平轉換后由 DB-9的 RxD端輸出。

2.2 UART的結構設計 UART主要由波特率發生模塊、發送模塊、接收模塊這三個部分組成。

2.2.1 波特率發生模塊

當 UART在發送數據的時候，只需要按照一定的速率將數據串行地移動出就可以了。然而，當 UART在接收串行的數據時，在什么時刻將數據移入移位寄存器是非常關鍵的。最理想的情況是在串行數據的每一位的中間時刻，對串行數據進行采樣。對每一位數據的時間進行分段，時間的分段越多，對串行數據的采樣就越靠近中點，由于接收方和發送方的時鐘不可能完全同步，時間的分段越多，接收方出現采樣錯誤的概率就越低。但時間的分段越多，也意味著采樣時間就越高，系統的開銷就越大。因此，在實際的設計中，采用 16倍于波特率的時鐘頻率。UART收發的每一個數據寬度都是波特率發生器輸出的時鐘周期的 16倍。如按照 9600b/s進行收發，那么波特率發生器的輸出時鐘頻率應為 9600×16Hz。由于外部時鐘采用 25MHz，可以很簡單地通過總線寫入不同的數值到波特率發生器保持寄存器中，然后用計數器的方式生成所需要的各種波特率。計算公式為： 25000000/（16×所期望的波特率）－1。

2.2.2 發送模塊

發送模塊主要實現對并行數據的緩存，并串轉換，然后把串行數據按照既定數據幀格式進行輸出，其機構如圖 3所示：

實驗中串行數據結構為 1位起始位，8位數據位，1位奇偶校驗位， 1位停止位。數據的發送由外部接收模塊控制，接收模塊給出 wrn信號，UART發送模塊根據此信號將并行數據 data-input鎖存進發送緩沖，并通過移位寄存器進行并串轉換，在轉換結束后加上奇偶校驗位，發送到端口 txd進行串行輸出。在整個工作過程中，輸出信號 tbre作為標志信號，在串行數據全部輸出完畢之后變成 0，并在發送模塊未工作時保持為 0。

2.4接收模塊

接收模塊的結構如圖 4所示。接收模塊的作用是把收到的串行數據轉換成并行數據進行輸出，并判斷收到數據是否有錯。接收模塊的內部結構及工作過程與發送模塊類似，只不過接收模塊的工作和發送模塊的工作相反，是進行數據的串并轉換。

rxd dout［7:0］

rdn data ready

rst parity-error

clk 16xframing-error

a） rxd接收串行數據輸入；

b） rdn為輸入控制端，只有 rdn為 0時，并行數據才允許輸出；

c） data-ready為數據是否準備好的標志；

d） parity-error為校驗位是否出錯的標志；

e） framing-error為幀是否出錯的標志；

f） data-out［7:0］為并行數據輸出端。

接收模塊從捕捉到數據串的第一個 0開始工作，然后把隨后依次輸入的 8個數據位通過移位在寄存器中完成竄并轉換，并將并行數據輸出至端口 data-out。將 8個數據位移位至寄存器后，接收模塊將檢測輸入數據串的最后一位是否為 1（停止位）來判斷接收到的數據幀是否出錯，若不為 1，就將輸出 framing-error置 1。

3 仿真驗證在實驗中，作者選用 Altera公司的 Cyclone系列產品中的 EP1C12Q240C8芯片，硬件描述語言采用 Verilog HDL，用 Quartus 5.1進行邏輯綜合，仿真工具則使用 ModelSim6.0。發送模塊和接收模塊的仿真結果分別如圖 5所示。發送的數據能夠嚴格按照串行通信協議進行傳輸；接收的數據也完全正確。通過仿真測試后，將程序下載到 FPGA芯片中運行，結果通信數據正確，電路工作穩定、可靠。